1、条件语句
在VHDL结构体中用于描述逻辑功能和电路结构的语句可以分为顺序语句和并行语句两种类型。顺序语句的执行方式类似于普通软件语言的执行方式，是按照语句的前后排列方式逐条顺序执行的；在结构体中的并行语句，无论有多少行语句，都是同时执行的，与语句的前后次序无关。
在二选一多路选择器中描述电路功能的IF_THEN_ELSE语句属于顺序语句。
2、数据类型
（1）布尔代数型（Boolean）
定义位置：在std库的standard程序包中进行定义
取值：FALSE,TRUE
(2) 位（bit）
定义位置：在std库的standard程序包中进行定义
取值：0,1（低电平 ，高电平）
（3）位矢量（Bit_Vector）
定义位置：在std库的standard程序包中进行定义
位矢量是基于“位”数据类型的数组
例：signal A: bit_vector(0 to 7);
signal B: bit_vector(7 downto 0);
A<="00001010";
B<="00001010";
其中：A(7)=0 A(6)=1 A(5)=0 A(4)=1 A(3)=0 A(2)=0 A(1)=0 A(0)=0
B(7)=0 B(6)=0 B(5)=0 B(4)=0 B(3)=1 B(2)=0 B(1)=1 B(0)=0
（4）标准逻辑型（Std_Logic）
定义位置：在IEEE库的std_logic_1164程序包中进行定义
使用这类数据信号，必须包含下面两条声明语句：
Library IEEE;
Use IEEE.std_logic_1164.all;
(5)标准逻辑数组类型（Std_Logic_vector）
定义位置：在IEEE库的std_logic_1164程序包中进行定义
bit_vector和std_logic_vector的区别在于数组的每一位前者为bit型（0,1）后者为std_logic型