quartus

Quartus II LPM使用指南 FIFO篇 BY WG http://www.cnblogs.com/wg2011/ 目录 说明 - 2 - 摘要 - 3 - 第一章 FIFO配置全攻略 - 4 - 1.1如何配置自己需要的FIFO - 4 - 1.2输入输出端口 - 5 - 1.3时序要求 - 8 - 1.4输出状态标记和潜伏期 - 8 - 1.5避免亚稳态 - 9 - 1.6同步复位及异步复位的影响 - 9 - 1.7不同的输入输出位宽 - 10 - 1.8约束设置 - 10 - 第二章 设计实例 - 11 - 2.1设计实例概要 - 11 - 2.2系统仿真分析 - 11 - 2.2.1写操作 - 11 - 2.2.2读操作 - 12 - 2.2.3当DCFIFO被写满时 - 13 - 2.2.4完成ROM至DCFIFO的数据传递 - 13 - 2.2.5完成DCFIFO至RAM的数据传递 - 14 - 附录 FIFO配置界面： - 15 - 1 - 15 - 2 - 16 - 3 - 17 - 4 - 18 - 5 - 19 - 6 - 19 - 参考文献 - 21 - 说明 本文档根据 ALTERA 《SCFIFO and DCFIFO Megafunctions》一问整理而来。 笔者使用Quartus II 的版本及PC机操作系统版本为11.1 sp2 WIN7

Warning (10230): Verilog HDL assignment warning at top_fpga.v(319): truncated value with size 32 to match size of target (16) 警告（10230）：Verilog HDL assignment Warning at top pga.v（319）：大小为32的截断值以匹配目标大小（16） 因为没有指定位宽，所以系统提示默认为32位所以你将 fifo_cnt<= fifo_cnt + 1; 改为fifo_cnt<= fifo_cnt + 1'b1;就可以了。 来源： CSDN 作者： Steven&Aileen 链接： https://blog.csdn.net/qq_25144391/article/details/103800176

Quartus II 13.0网络版本 刚学习Quartus，要是用简单的器件，写一些简单的代码，没必要破解来破解去，用web版本就行了，还带有仿真。 为了节省大家时间，不用去官网注册这么麻烦，我特意从intel官网下载下来，不挂校园网是真的满，现在我放上网盘，需要的自取即可。 包含器件 链接：https://pan.baidu.com/s/1BXl4kAtSedCdmu7vNhFrHw 提取码：3myc 安装教程我就不说了，直接装就行了，没有破解。 来源： CSDN 作者： qq_19875729 链接： https://blog.csdn.net/qq_19875729/article/details/103961192

1、tools-， -interfaces-external mermory-DDR2，写入内核名字。 2、写时钟频率，如果要仿真最后需要勾选产生仿真程序选项 3、添加型号时候可能看不到MT47H64M16HR。需要手动添加内核到目录 4、生成过程中卡死。结束进程 quartus_map ，但是这样的内核在使用以后报错，用不了 5、把开发板工程拷贝过来，然后直接去掉工程文件。自己建立一个同名工程，这样32位系统的工程就可以在64位系统运行了，编译通过。但是这样的工程编译很慢 6、如下配置 7、仿真结果 自己理解的要点。 1、无论读还是写。都要在local_ready为高的情况下进行 2、一切基准都是在local_ready=1，计数+1为基准的。 3、写，在每次写了以后local_ready变为0，之后拉高了，我们又一次给数据，给地址 来源： CSDN 作者： cw0617 链接： https://blog.csdn.net/cw0617/article/details/99625398

使用python生成quatus 2中的.mif文件 quartus中的.mif文件如果合理使用，可以大大节省整个工程的资源开销。因为如果用逻辑资源模拟ram或者rom，不仅消耗资源多，而且时序表现也不好。同时，初始化这些寄存器也会消耗额外的逻辑资源。 不用matlab生成.mif文件的原因 在这个应用上，matlab能够做的事，python也能完成。 我的工程需要用到4个字节以上的数据类型，当matlab的mod函数处理这些数据时，返回了错误的值。 for i=1:9 a(i)=mod((4357*69069^(i-1+j*9)),4294967296); end 当左边的数大于右边的数时，mod要么返回0，要么直接Nan，不知道怎么解决这个问题。 所以，只能用python。 for i in range(9): a[i]= (4357*69069**(i*64+j))%4294967296 for i in range(3): f.write(f'\t{i}:{a[i]};\n'); f.write后的单引号前的 f 很重要,有了它，要写入文件的字符串中的大括号内的数便可以直接由其值替换，而不需要.format参数化输出。 来源： CSDN 作者： weixin_43590689 链接： https://blog.csdn.net/weixin_43590689/article

博主一直希望能把自己学习知识的过程记录下来，之前一直没有完成，本次学习FPGA，我决定把自己的学习过程完整的记录下来，一方面之后可以回顾，另一方面也可以帮助需要学习FPGA的人，少走弯路。 开发FPGA我们需要的软件主要有 Quartus（博主使用的版本是Quartus Prime 17.1） 链接：https://pan.baidu.com/s/1MzYhAR5CUMn_7Y_rcqtXHg 提取码：xtge Modelsim （博主使用的是Modelsim SE-64 10.1c） 链接：https://pan.baidu.com/s/1SVTY_9-vVALwAkmCWFoVMg 提取码：2ucp Quartus的安装在文件中有安装说明文档。大家自行安装就可以 Modelsim的安装过程可以参见下面的博客 https://blog.csdn.net/qhdlaowang/article/details/51165003 来源： CSDN 作者： Always Sun 链接： https://blog.csdn.net/qq_34020487/article/details/103799629

Warning (169177): 68 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone IV E Devices with 3.3/3.0/2.5-V LVTTL/L 警告（169177）：2个引脚必须符合Altera对3.3，3.0和2.5 V接口的要求。 有关更多信息，请参考AN 447：使用3.3 / 3.0 / 2.5-V LVTTL / LVCMOS I / O系统连接Cyclone IV E器件。 原因说明： 这个警告很让人蛋疼，只是针对Cyclone IV E器件，要求设计者注意器件电平匹配的连接方法，而且还不能消除掉 来源： CSDN 作者： Steven&Aileen 链接： https://blog.csdn.net/qq_25144391/article/details/103778786

Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From clk (Rise) to clk (Rise) (setup and hold) Critical Warning (332169): From clk (Fall) to clk (Rise) (setup and hold) Critical Warning (332169): From clk (Rise) to clk (Fall) (setup and hold) Critical Warning (332169): From clk (Fall) to clk (Fall) (setup and hold) 严重警告（332168）：以下时钟传输没有时钟不确定性分配。要获得更精确的结果，请应用时钟不确定性赋值或使用“导出时钟不确定性”命令。 严重警告（332169）：从clk（上升）到clk（上升）