Modelsim窗口恢复
#Modelsim窗口恢复 ModelSim窗口打乱后恢复到默认状态 点击“Layout”-> “Reset”即可 来源： CSDN 作者： weixin_42982290 链接： https://blog.csdn.net/weixin_42982290/article/details/103811971
modelsim
Modelsim / reading a signal value
问题 In my simulation, I want to have RW access to signals whereever there are in the project. To get the write access, I use the "signal_force" procedure from the modelsim_lib library. But to get the read access I havn't find the corresponding function. The reason why signal_force fit my needs is that I'm working with input text files, so I have the name and the value of the signal from a "string" or a "line" variable and I can directly give these variable to the fonction. I cannot use the "init
Xilinx FPGA 仿真环境设置(ISE + Modelsim + Debussy)
目的：使用ISE调用modelsim进行仿真，并使用debussy查看仿真波形 准备： 安装ISE、Modelsim和Debussy软件 将C:\modeltech_6.5a\modelsim.ini设置为可写，并在该文件中添加Veriuser = novas.dll 将C:\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll拷贝至C:\modeltech_6.5a\win32 准备rtl/testbench/model等设计文件，并在testbench加入 initialbegin $fsdbDumpfile("filename_you_want.fsdb"); $fsdbDumpvars;end ISE 新建ISE工程，选择Modelsim SE仿真器，添加rtl/testbench/model等设计文件 在ISE左侧进入Design标签，在左上角选择Simulation，在下面Hierarchy列表中选择FPGA器件名，在下面Process列表中运行Compile HDL Simulation Libraries，如果有必要的话也得运行Regenerate All Cores 在Hierarchy列表中选择testbench的Top模块，在Process列表中的Simulate Behavioral
[转帖]ModelSim+Debussy仿真（Verilog）
来源：流程(Verilog/Modelsim+Debussy) http://www.eetop.cn/blog/html/39/162539-25309.html 来源： http://xucraft.blog.163.com/blog/static/105715340200982455226272/?fromdm&fromSearch&isFromSearchEngine=yes ModelSim+Debussy仿真（Verilog） 2009-09-24 17:52:26 | 分类： 默认分类 | 标签： | 字号 大 中 小 订阅 利用ModelSim进行仿真，用Debussy查看仿真波形。Debussy进行debug的优点网上已有论述。下面说明仿真步骤： 1.Debussy可以直接使用fsdb文件显示仿真波形。因此，在写Testbench时，加入以下语句来生成fsdb文件，并将ModelSim仿真结果存入该文件。 initial begin $fsdbDumpfile("wave_out.fsdb");//生成fsdb文件 $fsdbDumpvars(1,sdr);//sdr为需要记录仿真信息的模块实例名，1表示只记录sdr模块内部信号. //类推，2表示记录sdr模块及其模块内部一层实例化的模块信号 $fsdbDumpvars(1,out.sig);/
ModelSim 使用笔记1
ModelSim提供了简单仿真方式，还有一种要建立project，目前这种方式暂时够我用了。 总结了以下，做了一个简单的《modelsim quick start》。 简单方针模式下面，操作步骤如下（ 黄色字符部分为每个操作对应的script指令,打开modelsim软件，在script窗口输入这些指令即可 ）： 1.新建library。“file->new->library"。选择library种类为“Create: a new library and a logical mapping to it”。 vlib newlib vmap newlib newlib 2.compile所有的源程序。"compile->compile"在弹出对话框选择要编译的源文件即可。compile所有的源程序之后，会将这些编译后的文件全部添加到新建的Library中去。 VHDL程序使用：vcom -work newlib sourcecode.vdl Verilog程序使用：vlog -work newlib sourcecode.v （A:源文件编译的前后顺序，对结果没有影响. B:如果前面使用的newlib名字是work，则不许要在这里指定工作lib。） 3.loading module到simulator里面。点击work左侧“+”号，展开lib，双击我们要观察的module。此时
xilinx软件ISE14.2+modelsim10.1a联合仿真自定义IP核过程
这个五一也算轻松过了，偶尔打开软件瞅瞅，或者干脆就完游戏去了，反正放假嘛。。也是零零散散的弄了下modelsim+ISE联合仿真的东东。相信网上的资料也不少，不过自己还是捣鼓了半天才弄好的。说道联合仿真，当时避免不了编译xilinx的各种库，即使现在用到不到，以后也是要用到的哇。。首先就的从这里下手。我这个新手肯定喜欢图形界面的编译工作的，所以 第一步：Xilinx ISE Design Suite 14.2 -> ISE Design tools-> 32bit tools-》Simulation Library Compilation Wizard.选定ModelSim 的版本，以及指定ModelSim 的安装路径，选择Both VHDL and Verilog，选择支持哪些系列的芯片，看自己需要增减，我还是全选上了，免得粗什么岔子，然后就是选择时序和功能仿真的库，我也都选上了。指定编译完后的库存放位置，这里作者在modelsim 安装目录下新建了xilinx_lib 的文件夹，并指定到这里。（注意不要指向带空格的路径），这个最好自己指定文件夹，不然默认的文件夹用的宏定义那种的方式，貌似不止一个。感觉有点麻烦，然后编译，坐等编译结束吧。 第二步：、右键打开modelsim 目录下的modelsim.ini 文件，先将其“只读”属性去掉。然后用记事 本打开。在[Library
FPGA开发（一） 开发环境的配置
博主一直希望能把自己学习知识的过程记录下来，之前一直没有完成，本次学习FPGA，我决定把自己的学习过程完整的记录下来，一方面之后可以回顾，另一方面也可以帮助需要学习FPGA的人，少走弯路。 开发FPGA我们需要的软件主要有 Quartus（博主使用的版本是Quartus Prime 17.1） 链接：https://pan.baidu.com/s/1MzYhAR5CUMn_7Y_rcqtXHg 提取码：xtge Modelsim （博主使用的是Modelsim SE-64 10.1c） 链接：https://pan.baidu.com/s/1SVTY_9-vVALwAkmCWFoVMg 提取码：2ucp Quartus的安装在文件中有安装说明文档。大家自行安装就可以 Modelsim的安装过程可以参见下面的博客 https://blog.csdn.net/qhdlaowang/article/details/51165003 来源： CSDN 作者： Always Sun 链接： https://blog.csdn.net/qq_34020487/article/details/103799629
generic adder “inference architecture”: simulation error
问题 So, I have to create a generic N-bit adder with carry in and carry out. I have made two fully working architectures so far, one using the generate function and one using the rtl description as follows: entity: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity adder_n is generic (N: integer:=8); port ( a,b: in std_logic_vector(0 to N-1); cin: in std_logic; s: out std_logic_vector(0 to N-1); cout: out std_logic); end adder_n; architectures 1 and 2: --STRUCT
Missing EOF at function
问题 I have this VHDL code, it should work as a sine generator with lookup table. I keep getting error "Missing EOF at function", or just "syntax error" in modelsim. I have the syntax from some online tutorial, and it seems to be correct. What is wrong? function WAVE(X : integer) -- here is the error marker return integer is variable foo: integer; begin WITH X SELECT foo := 0 WHEN 0, 4 WHEN 1, 7 WHEN 2, 11 WHEN 3, 14 WHEN 4, 18 WHEN 5, 21 WHEN 6, 25 WHEN 7, 28 WHEN 8, 32 WHEN 9, 35 WHEN 10, 38
call questa sim commands from SystemVerilog test bench
问题 I want to call questa sim commands like add wave ,add list, write list from my SystemVerilog test bench task add_files_to_list(); add wave -position insertpoint sim:/top/clk add list sim:/top/clk write list -window .main_pane.list.interior.cs.body /home/simulation/top/example.lst endtask but the above doesn't work when i do from system verilog, i have to do i manually from tool. is there any way to do it. or can i call a tcl script from my system verilog code. Thanks 回答1: mti_fli::mti_Cmd(