这个五一也算轻松过了，偶尔打开软件瞅瞅，或者干脆就完游戏去了，反正放假嘛。。也是零零散散的弄了下modelsim+ISE联合仿真的东东。相信网上的资料也不少，不过自己还是捣鼓了半天才弄好的。说道联合仿真，当时避免不了编译xilinx的各种库，即使现在用到不到，以后也是要用到的哇。。首先就的从这里下手。我这个新手肯定喜欢图形界面的编译工作的，所以
第一步：Xilinx ISE Design Suite 14.2 -> ISE Design tools-> 32bit tools-》Simulation
Library Compilation Wizard.选定ModelSim 的版本，以及指定ModelSim 的安装路径，选择Both VHDL and Verilog，选择支持哪些系列的芯片，看自己需要增减，我还是全选上了，免得粗什么岔子，然后就是选择时序和功能仿真的库，我也都选上了。指定编译完后的库存放位置，这里作者在modelsim 安装目录下新建了xilinx_lib 的文件夹，并指定到这里。（注意不要指向带空格的路径），这个最好自己指定文件夹，不然默认的文件夹用的宏定义那种的方式，貌似不止一个。感觉有点麻烦，然后编译，坐等编译结束吧。
第二步：、右键打开modelsim 目录下的modelsim.ini 文件，先将其“只读”属性去掉。然后用记事
本打开。在[Library]下面添加如下代码，即之前编译好的Xilinx 库的路径。
unimacro = D:/softwares/modelsim/xilinx_lib/unimacro
unimacro_ver = D:/softwares/modelsim/xilinx_lib/unimacro_ver
unisim = D:/softwares/modelsim/xilinx_lib/unisim
unisims_ver = D:/softwares/modelsim/xilinx_lib/unisims_ver
secureip = D:\softwares\modelsim\xilinx_lib/secureip
xilinxcorelib = D:/softwares/modelsim/xilinx_lib/xilinxcorelib
xilinxcorelib_ver = D:/softwares/modelsim/xilinx_lib/xilinxcorelib_ver
simprim = D:/softwares/modelsim/xilinx_lib/simprim
simprims_ver = D:/softwares/modelsim/xilinx_lib/simprims_ver
第三步：用ISE打开我们自定义的IP核的文件夹后，因为在IP核生成的向导中，我们添加了生成工程的选项的额，所以在这里有相应的工程文件，就在/devl目录下面，打开之后，在edit/preference/integrated tools选项中的，可以看到Model Tech Simulator，选择好modeosim.exe执行文件，于是就将ISE关联好了。
第四步：点击project/new source/verilog test fixture，当然应该可以用VHDL那个testbech吧，虽然上课学的VHDL，但是我还是verilog用的多点，也熟悉点，主要感觉没VHDL那么多事儿。选了之后在选中uselogic.表示要仿真的文件的是uselogic文件，这个比它上面一层的那个VHDL文件要少很多信号，所以仿真这个文件好一下，然后打开自己新建的文件，在“// Add stimulus here”这个注视下面就可以写激励信号的波形了，什么时候什么什么值都是通过#time延时来完成党的，当然了，一般都会有个时钟信号，就在initial语句之后吧， always #1 Bus2IP_Clk=~Bus2IP_Clk;这样就搞定了，最后还要注意仿真时间，在process properties可以选择simulation run time 这个选项还是有用的哦，以免出现仿真激励文件写了很多很长的时间，结果这里没改的话，也是仿真不出后面时间的波形的。在这个页面中，还有个选项就是compiled library directory 这个就要选择我们之前编译好的xilinx的库了。
最后大功告成了。
来源：https://www.cnblogs.com/winnter/archive/2013/05/02/3054233.html