cadence

3 月，跳不动了？>>> FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图1-10所示，包括电路功能设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。 图1-10 FPGA开发的一般流程 1.电路功能设计 在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。 2.设计输入 设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法为硬件描述语言(HDL)和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画成原理图。这种方法虽然直观且易于仿真，但效率很低，不易维护，不利于模块构造和重用。其更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要做一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计

3 月，跳不动了？>>> 1. FPGA概述 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点 2. FPGA芯片结构 FPGA芯片主要由三部分组成，分别是IOE（input output element，输入输出单元）、LAB（logic array block，逻辑阵列块，对于Xilinx称之为可配置逻辑块CLB）和Interconnect（内部连接线）。 2.1 IOE IOE是芯片与外部电路的物理接口，主要完成不同电气特性下输入/输出信号的驱动与匹配要求，比如从基本的LVTTL/LVCMOS接口到PCI/LVDS/RSDS甚至各种各样的差分接口，从5V兼容到3.3V/2.5V/1.8V/1.5V的电平接口，下面是ALTERA公司的Cyclone IV EP4CE115F29设备的IOE结构 EP4CE115F29设备的IOE结构图 FPGA的IOE按组分类，每组都能够独立地支持不同的I/O标准，通过软件的灵活配置，可匹配不同的电器标准与IO物理特性，而且可以调整驱动电流的大小，可以改变上/下拉电阻，Cyclone

3 月，跳不动了？>>> 对“原理图设计”而言，其本质为“设计思路的抽象描述”，其中涉及的重点为3个： i）、 “器件符号”：器件在原理图中的表述形式； ii)、 “器件选型”：器件选择； iii）、 “器件封装”：器件的PCB封装； 若是需要对“元器件”实现“批量修改封装”，有2种方法： i）、 “Browse方法”：可借助“选择滤波器+Browse方法”； ii）、 “属性编辑Ctrl+E方法”：可借助“选择滤波器+属性编辑方法”； 1、Browse方法描述 对“Cadence的orCAD”下，软件对“所有器件”均有独立的“属性管理机制”，如下所示： 2、Browse方法修改步骤 对“Cadence的orCAD”下，使用“browse方法”步骤如下所示： 首先 ，按“Edit”-->“Browse”-->“Parts”，表示“器件”，进入“器件编辑界面”： 然后 ，“全选”： 然后 ，“Ctrl+E”进入“属性编辑界面”： 然后 ，“最大化窗口”： 然后 ，在“PCB封装列”中进行修改即可： 最后 ，必定要单击下方的“save”并“ok”，退出编辑，否则“所做操作将无法保存”： 学习更多 Orcad 知识就来 https://www.eda365.com/forum-9-1.html 来源： oschina 链接： https://my.oschina.net/u

3 月，跳不动了？>>> 在日常工作中我们经常用Cadence的Orcad打印PDF文件，但是如果能够打印智能PDF就方便我们查看和分析，节省我们的查看时间，看起来也舒服直观，达到事半功倍的效果。 第一：非常重要！非常重要！非常重要的两个软件：FreePDF和Ghostscript 首先必须在自己PC上安装好这两个软件，具体如何安装这里不再描述，然后按图一设置； 图一 第二：设置PDF导出，进行如下图二设置； 图二 第三：设置PDF文件输出路径，文件名，打印机名和Ghostscript路径，如下图三和图四，设置完后点击OK即可，如果页面过多打印可能需要稍等一会，请耐心等待；特别注意：设置Ghostscript路径时千万要记得设置路径正确否则可能无法打印例如我的安装在“ C:\ProgramFiles\gs\gs9.27\bin\gswin64c.exe"就进行如下设置如图四； 图三 图四 第四：打印完毕后，我们打开shanyingzhizuo.pdf文件，我们可以看到已经变为智能原理图，点击左侧信息栏可以打开相应的东西，例如图五，点击C10就跳转到C10所在页面位置，是不是很方便，是不是美滋滋，最重要的是好看节省我们查阅时间，时间就是金钱，效率就是生命，你懂的。 来源： oschina 链接： https://my.oschina.net/u/4228486/blog

3 月，跳不动了？>>> 对“原理图设计”而言，其本质为“设计思路的抽象描述”，其中涉及的重点为3个： i）、 “器件符号”：器件在原理图中的表述形式； ii)、 “器件选型”：器件选择； iii）、 “器件封装”：器件的PCB封装； 以上3点，是设计中最重要的3点，为后续维护，最佳情况是可以通过“Schematic原理图”直观得到以上3点的所有信息，并实现同步修改； 之前使用的“AD/DXP”或是“PADS”，相对于“Cadence”而言，其批量处理及显示操作、友好度等方面而言，个人更偏向于“Cadence”进行设计，尤其是在“大工程设计”时，其优势更加明显； 1、举例器件描述 对“Cadence的orCAD”下，其添加元件后，默认显示并不包含“封装信息”，其为“不显示属性”，如下所示： 推荐的显示显示如下所示： 如上所示，其包含了3点：“器件符号”、“器件名”、“器件封装”，可直接从图中获取到“设计描述”，修改也会更加方便； 2、修改实现步骤 对“Cadence的orCAD”下，其添加元件后，调整显示方法为： 截图1： 截图2： 截图3： 截图4： 截图5： 如上图所示，即可实现“器件的3大信息显示”，此方法有利有弊： 优点： 可直观获取器件3大主要信息，便于后续维护； 缺点： 1、显示信息过于完全，图纸保密性低、泄露概率高、抄板难度大为降低；2、“封装信息”会额外占据

3 月，跳不动了？>>> 对“原理图设计”而言，其本质为“设计思路的抽象描述”，其中涉及的重点为3个： i）、“器件符号”：器件在原理图中的表述形式； ii)、“器件选型”：器件选择； iii）、“器件封装”：器件的PCB封装； 但在设计之初，“电路功能”并不单一，为加快开发进度，往往因此需要做部分兼容设计；原因有2： i）、设计之初，功能并不确定，甲方会提出功能需求，但后续会的cost-down、update若是未提供对应设计接口，将会大幅增加此部分难度，加大后续开发进度； ii）、同类型器件的功能实现、优劣需通过实际电路测试才能确定，若是未做兼容设计，很可能造成由于某一颗物料的欠缺，导致研发滞后； iii）、兼容设计，可实现同一PCB板对多种IC、电路的实测，大幅降低制版次数、研发周期； 1、预留电路方法 对“电路设计”而言，推荐对“预留电路”把控的方法为“bom控制”，即通过控制“BOM”进而实现“预留电路控制”，大部分情况下为“设置DNP”或“零欧电阻”实现，如下图所示： 注意： 以上电路只是示例，并不具有强制性；上面电路在低端场合可实现简单的扩流，但在中高端场合则不推荐此做法； 如上所示，电阻“R6”和“R31”设置为“DNP属性”，在后续出具“BOM表”时，将其删除，即可达到“BOM控制”的目的，最后的“SMT”也将不会贴片此位号器件； 后续若是需要测试“预留电路

3 月，跳不动了？>>> 一.默认库路径 C:\Cadence\SPB_16.6\tools\capture\library里，我这盘符C你们根据实际安装盘符情况查找即可。 二.orcad 元件库的查找如下 原理图常用库文件： Miscellaneous Devices.ddb Dallas Microprocessor.ddb Intel Databooks.ddb Protel DOS Schematic Libraries.ddb PCB元件常用库： Advpcb.ddb General IC.ddb Miscellaneous.ddb 分立元件库 部分分立元件库元件名称及中英对照 AND 与门 ANTENNA 天线 BATTERY 直流电源 BELL 铃, 钟 BVC 同轴电缆接插件 BRIDEG 1 整流桥( 二极管) BRIDEG 2 整流桥( 集成块) BUFFER 缓冲器 BUZZER 蜂鸣器 CAP 电容 CAPACITOR 电容 CAPACITOR POL 有极性电容 CAPVAR 可调电容 CIRCUIT BREAKER 熔断丝 COAX 同轴电缆 CON 插口 CRYSTAL 晶体整荡器 DB 并行插口 DIODE 二极管 DIODE SCHOTTKY稳 压二极管 DIODE VARACTOR变 容二极管 DPY_3-SEG 3段LED DPY_7-SEG

某厂面试归来，发现自己落伍了！>>> PCB互转之后那当然原理图也要能转啊！现在就来个原理图的互转详细操作。你还不收藏以后备用。我就是多次用多次忘。所以写下来，我自己也看看。 ORCAD转到PADS logic： 1， 首先ORCAD转到PADS logic非常方便，这也是ORCAD的易用性中的一个亮点把。兼容性好。当然大家都爱用。如下图，直接把*.DSN的文件降到16.2一下版本。然后到PADS Logic里面直接导入就可以。对于简单原理图，是可以直接用的。对于一些层次行原理图，就需要修改一些东西。不过兼容性已经很不错了。 PADS Logic中直接导入*.DSN文件： PADS logic转到ORCAD： 这种就麻烦多了。找了很多方法，这种亲试可以，但是觉得还是太麻烦。希望能找到更好。 1、 在pads中打开原理图，导出*.TXT格式文件。 选项全选，版本选到2005。 二、在AD中打开，我用的是AD V9。打开刚转出的TXT文件。 新建一个Porject： 把打开的文件导入这个新的工程里面: 然后把这个工程另存为*.DSN的文件： 然后，就直接在ORCAD的软件，里面打开。 注意这里有时候会有问题，导出来之后，ORCAD打不开。我是单页每个转一下。有时候也会出奇怪的问题。所以我觉得不是太完美，以后继续发现有好的方法，再来告诉大家。当然，你们有好方法也要告诉我哦

PCB板有一种工艺，叫埋阻埋容，就是把贴片电阻，贴片电容放到PCB板里层去，这些贴片电阻电容一般都是很小的，比如0201，甚至更小的01005之类。这样做出来的PCB板跟正常的PCB板一样，但里面放了很多电阻电容，为了顶层，底层省出了不少元件摆放空间。 今天就给给大家讲讲这个埋阻埋容在CADENCE Allegro中如何设置。 1.PCB板外框设计。 PCB外框需要画出物理外框、布线区域、器件放置区域，这几个是最重要的，有其他需要就添加其他的。 首先添加外框点击Add – Line 选择所属类（右边红框内）。Line是走线的意思，可以手工画一个框也可以坐标画。我的图是用坐标画的，点击Line和选好类后在指令栏中输入 x 0 0(从原点起画，x和0、0和0之间有个空格)点回车，iy 3.2(向Y轴正向画3.2mm) 点回车，ix 5(向x轴正向画5mm)点回车, iy -3.2(向Y负向轴画3.2mm)点回车，ix -5(向x轴负向画5mm)点回车，一个方框就好了，也可以直接输4个顶点的坐标画整个方框。 外框画好后就是开始画允许布线区域和允许期间放置区域 点击 setup – Areas – Package Keepin 和 Route Keepin画方框，方框的大小按照厂家的标准最好（一般都比外框小0.2mm）。 2.板层设置 点击Setup – Cross Setion

1、表贴IC a）焊盘 表贴IC的焊盘取决于四个参数：脚趾长度W，脚趾宽度Z，脚趾指尖与芯片中心的距离D，引脚间距P，如下图： 焊盘尺寸及位置计算： X=W+48 S=D+24 Y=P/2+1，当P<=26mil时 Y=Z+8，当P>26mil时 b）silkscreen 丝印框与引脚内边间距>=10mil，线宽6mil，矩形即可。对于sop等两侧引脚的封装，长度边界取IC的非引脚边界即可。丝印框内靠近第一脚打点标记，丝印框外，第一脚附近打点标记，打点线宽视元件大小而定，合适即可。对于QFP和BGA封装（引脚在芯片底部的封装），一般在丝印框上切角表示第一脚的位置。 c）place bound 该区域是为防止元件重叠而设置的，大小可取元件焊盘外边缘以及元件体外侧+20mil即可，线宽不用设置，矩形即可。即，沿元件体以及元件焊盘的外侧画一矩形，然后将矩形的长宽分别+20mil。 d）assembly 该区域可比silkscreen小10mil，线宽不用设置，矩形即可。对于外形不规则的器件，assembly指的是器件体的区域（一般也是矩形），切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS：对于比较确定的封装类型，可应用LP Wizard来计算详细的焊盘尺寸和位置，再得到焊盘尺寸和位置的同时还会得到silkscreen和place bound的相关数据，对于后两个数据，可以采纳