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　　 　　 美商务部的最新限制，让华为使用联发科等公司芯片“曲线救国”的可能性也变得渺茫。对于华为来说，目前的情况近乎无解。 在不断地 90 天延期闹剧之后，美国商务部向华为提供的临时许可在 8 月 13 日到期结束。美国商务部在本周一再次发布官方消息，进一步加剧了对华为的限制。 　　 　　 其中，最引人关注的一项限制是「该修正案进一步限制了华为获得使用美国软件或者技术开发或者生产的同等芯片。」 　　 　　商务部长威尔伯·罗斯（Wilbur Ross）表示，自5月份对华为设计的芯片实施限制以来，「促使他们通过第三方采取一些回避措施。」罗斯说。「新规则明确规定，禁止使用美国软件或美国制造设备，否则需要获得许可。」 「华为及其海外分支机构已经加大了从美国购入软件技术及先进半导体的力度」，威尔伯罗斯称。「由于我们限制了华为使用美国技术的机会，这家公司转而与第三方合作，以损害美国国家安全和外交政策利益的方式利用美国技术。新的、多管齐下的行动表明了我们对阻止华为行动的持续承诺。」 　　 　　美国商务部长威尔伯·罗斯 　　国务卿迈克·庞培表示，该规则的变更将防止华为通过替代芯片生产和提供现有芯片来规避美国法律。他在声明中还补充提到，华为一直在试图规避美国于5月对其施加的限制。 　　鉴于中美关系处于数十年来最糟糕的时期，华盛顿正在推动世界各国政府将华为赶出市场

　　 经过跟行业前辈的探讨和参考一些书籍，本文中的“个人理解”部分有误，即： 　　（个人理解：）在一个库中，尽管电路器件单元已经被综合映射，但是工具可以通过改变周围的环境来得到不同的单元延时，所以即使是同一个库，调用工艺参数不一样的情况下，其单元延时是不同的，因此就有了最快路径和最慢路径。　（这里有误）。 　　对于一个综合好的电路网表，在一个确定的pvt环境下（即只读入一个库的情况下）、约束好了端口的transition和load，那么电路网表中的某个器件的延时是唯一确定的（从库查表得到）。ovc模式下一个器件才有两个延时值。 　　因此下面的库分析（延时分析）过程中，存在认识错误，请读者们注意！！！以后我会专门写一篇文章来更正的。 　　 学习数字设计（数字IC设计、FPGA设计）都必须学习静态时序分析（Static Timing Analysis ，STA）。然而静态时序时序分析是一个比较大的方向，涉及到的内容也比较多，如果要系统得学习，那得花费不少的心思。这里来记录一下关于静态时序分析的三种分析模式，这里的记录只是记录一下学习笔记，或者说是随笔，而不是系统地学习STA。本文是来自于前天遇到了一道静态时序分析的题目，感觉有点疑惑，于是发到群里请求解答。经过一番讨论、查找资料之后，真相渐渐露出水面。 　　先看一下题目： 　　　　　　　　　　 一、 时序路径分析模式及相关概念 　　1

来源：真视界 这些天看了不少讲国内EDA情况的帖子，有客观的也有极其离谱的，作为一名从业十余年的芯片设计工程师，我以一线从业者的角度来谈谈我们在实际工作中的EDA软件使用情况究竟是怎样的吧。 先回答个很常见的问题：没有了美国的EDA，我们是不是芯片都不能做了？这也是促成我写这篇文章的因素之一吧。 我的简要回答是：180nm/350nm以上的部分老工艺线是可以用破解版或国产替代版继续做的，但深亚微米级130nm/90nm开始就很难离得开正版授权了,越往下越难，到了22nm以下，就完全不可能了。 和大家熟知的office, autocad等工具类软件不一样，这种软件很纯粹，脱机都可以用，完了打印出来就可以；芯片EDA工具软件的最大特点是它与芯片代工厂具有高度的绑定关系，因为我们设计时，是需要代工厂提供数据包的,称之为PDK，包含了诸如晶体管，MOS管，电阻电容等基础器件或反向器，与非门，或非门，锁存器，寄存器等逻辑单元的基本特征信息，这个数据包会不断优化，更新频繁，同时对EDA软件有绑定及校验的作用，一般只支持当前最新版的工具。 没 软 件，哥用手画不一样吗? 当年原子弹氢弹就是手算的呀。 。 好的，首先我必须要讲明白为啥必须要使用自动化设计软件(EDA)，否则我后面都是白说, 这部分懂的同学请直接往后拉，从第二部分开始看。文章有点长，受不了的请直接看第四段。 文章分五个部分： 一

　　 　　前些日子一向低调的芯片设计巨头 Arm 又被带入了公众视野，原因在于其母公司软银又传出将出售 Arm 或将其再次上市的消息。 　　在资本市场频频豪赌，以投资阿里、雅虎获得巨大收益而闻名的软银，近年来，又因投资 WeWork 和 Uber 入不敷出而陷入僵局。这次软银再次成为关注的焦点，也将 Arm 一同拉入舆论中心。 　　 但无论是出售或是再次上市，对软银而言更重要的是资本运作 。而对 Arm，最关键的依然是其核心业务 IP 授权，以及如何应对最新拓展的物联网市场。 　　不过，Arm 几天前宣布将剥离物联网业务，留给母公司软银，也给出了 Arm 自己的判断。 　　Arm 何以成为全球 IP 巨头，进军物联网市场的前景与挑战，本文就来重点来梳理下。 　　 IP 授权领域，无可争议的霸主之一 　　相对于英特尔在 PC 电脑领域的地位、英伟达在游戏领域和 AI 场景应用领域的广为人知，以及高通、苹果及华为在手机领域的瞩目，Arm 作为芯片 IP 设计厂商，在芯片市场，尤其是 AI 芯片被不断炒高的市场环境下并不算高调。 　　IP（Intellectual Property）设计作为芯片产业链中的上游，仅负责提供经过验证的、可重复使用的设计模块，以降低芯片冗余设计成本和错误风险。作为芯片设计的根本，IP 核对芯片的成功起着关键的作用。 　　 　　图 | Arm 的商业模式

来源：电子发烧友综合报道，内容参考自雷锋网、IT之家、CnBeat，转载请注明以上来源 由于政策扶持，新能源汽车发展迅速，华为也开始进军新能源汽车市场，最近动作频繁，例如联合意法半导体研发汽车芯片、发布HUAWEI HiCharger直流快充模块、投资汽车芯片领域等。 在2019年上海第五届国际汽车关键技术论坛上，华为轮值董事长徐直军在演讲中介绍了华为汽车数字化解决方案，从其展示的一份PPT中可以看出，华为的智能能源业务主要包括mPower多形态电驱、充电及电池管理系统，该业务被视为华为智能汽车业务的根基。 对于加入智能汽车方面，华为轮值董事长徐直军表示，“华为不造车，而是聚焦信息通信技术，帮助车企造好车。更看重智能汽车的增量市场，目标是要成为智能汽车领域的增量部件供应商。” 华为汽车数字化解决方案，图片来自华为 一、建设“5G 汽车生态圈” 4月24日，华为官方宣布将联合一汽红旗、一汽奔腾、一汽解放、上汽乘用车、上汽通用五菱、广汽新能源、比亚迪、长安汽车、长城汽车、东风小康、东风乘用车、北汽新能源、江淮汽车、宇通客车、奇瑞、金康赛力斯、南京依维柯、T3 出行首批 18 家车企。 宣布正式成立“5G 汽车生态圈”，共同加速 5G 技术在汽车产业在我国商用进程，为消费者打造感知的 5G 汽车生态。此次，华为联合的这 18 家车企也几乎涵盖了中国绝大部分自主车企。

前言 从Altium designer转到Cadence的OrCAD，除了操作上的不同外，还有配色的不同，导致看图的没有层次感，很慢，花了半天的时间研究OrCAD的配色、配置导入、导出。 并在后续链接上自己仿照Altium designer的风格进行的配色。 配色在哪里设置？ 方法1：快捷键：Ctrl+F5 方法2：菜单栏 > Display > Color/visibility 方法3：点击四色块状的图标 配置项目有哪些？ 主要配置层： 1、透明度 Global Transparency，全局透明度，建议设置70%以上，接近实心线，走线比较清晰。 Shapes Transparency，覆铜透明度，建议30%以下，不会太遮挡走线路径。 2、层颜色 在Stack-Up中设置，如下 Top层，红色；Bottom层，蓝色；TopSilk层，黄色；BottomSilk层，暗黄色 在Package Geometry中，屏蔽掉一些选项（Approved_By、Body Center、Copyright、Design Date、Designed by等） 并将Assenbly_Top、Assenbly_Bottom、Silkscreen_Top、Silkscreen_Bottom等更换成黄色和暗黄色，如下图 目前还没有区分其他层以及参数的颜色，cadence可以设置后、点击应用

FPGA笔试必会知识点2—FPGA器件 FPGA 综合工具并不一定保证能够充分利用芯片结构特点以达到最优目的而且工具本身也不一定非常智能，因为设计本身是复杂多样的且一直在变化，问题总会越来越多，因此在这种情况下，我们必须 了解我们的器件结构 ， 了解我们的设计是如何实现的 ， 它是否充分利用到了FPGA里面的特有资源 ：如进位链shift register IOB中的register等。如果没有，则应当想办法充分利用，如修改代码，以适合FPGA结构特性或者采用coregen生成的module等。这在许多场合是一个非常行之有效的手段。 FPGA芯片基本结构 参考《Altera FPGA/CPLD 设计基础篇》 FPGA芯片基本由6个部分组成： IOB可编程输入输出单元； CLB基本可编程逻辑单元； 嵌入式RAM； 丰富的布线资源； 底层嵌入式功能单元：PLL/DCM/CPU/DSP/乘法器等； 内嵌专用硬核：SERDES等； IOB可编程输入输出单元 完成不同电气特性下对输入/输出信号的驱动与匹配需求，可以设置IO的匹配阻抗特性、上下拉电阻、驱动电流大小等； CLB基本可编程逻辑单元 Altera的FPGA一般是基于SRAM工艺的，基本可编程单元几乎由查找表LUT和寄存器组成。查找表LUT一般为4输入，完成纯组合逻辑功能，寄存器可以配置为带同步/异步复位或置位，时钟使能的触发器

　　 硬件描述语言HDL（Hardware Description Language）是一种用形式化方法来描述数字电路和系统的语言。设计者利用HDL可以从抽象到具体逐层描述自己的设计思想，用一系列的分层次模块来表示极其复杂的数字电路系统。 　 　VerilogHDL是描述电子电路行为和结构的一种语言，是一种 IEEE 标准（IEEE Std.1364-1995），Verilog 用于模拟从随机和纯行为到门级和开关级的抽象范围等层次的数字电子电路功能，也用于从许多抽象寄存器传输级描述合并，即自动产生，门级描述 Verilog 一般用于支持高层次的设计（或基于语言的设计），其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验。Verilog 也广泛应用于IC的门级检验，包括仿真、故障仿真和定时检验。 　　Verilog 最初是在 1984 年由 Gateway Design Automation 公司开发 Verilog-XL 仿真器的时候一起开发出来， 1989 年 Cadence Design Systems 公司并购 Gateway 公司 同时拥有对 Verilog 语言和 Verilog-XL仿真器的权力。1990 年 Cadence 将 Verilog 语言 不是 Verilog-XL 放到公共领域 为了使 Verilog 语言通过 IEEE 标准化过程

【今日推荐】：为什么一到面试就懵逼！>>> 　　 “让天下没有难做的芯片”。 　　过去两年来，随着专用芯片的壮大，芯片开发基础设施的变革浪潮也拉开序幕，例如在国内去年阿里平头哥发布的无剑 SOC 平台，希望能够借助新兴技术来降低芯片开发的门槛，以促进 AI 硬件的更新速度，追赶日新月异的市场。 　　而在国外，拉动世界技术革新的美国互联网巨头 “GAFA（谷歌、苹果、Facebook、亚马逊）” 们，是否也有相应布局？ 　　 至少，最近谷歌在这方面又有了新的进展，且称得上野心勃勃。 　　 　　图｜谷歌大楼（来源：JHVEPHOTO） 　　 在今年 3 月举办的全球芯片设计领域顶会 ISSCC 上，计算机科学领域的传奇人物、谷歌 TPU 之父 Jeff Dean 的演讲，就透露出团队正在尝试的新方向：利用 AI 算法设计芯片。 　　演讲中，他一边高度肯定了高性能计算芯片是人工智能的基础设施，没有算力发展就难以发挥 AI 模型的更多价值，一边给出了 AI 算法“反哺”芯片设计的例子， 特别是使用深度强化学习的方法来进行芯片的布局优化（Placement Optimization）。 　　 亮相芯片设计顶会，谷歌 AI 的牛刀小试 　　 提到谷歌的芯片事业，相信许多人的第一印象是它为深度学习框架 TensorFlow 专门开发的云端芯片 TPU。这款产品因在举世瞩目的 AlphaGo

众所周知，Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。（文未有福利） Cadence allegro 16.x 版本已经拥有3D view，虽然比较简单，但是总之还不错，近年以来Cadence公司在不断的加强 PCB Editor三维的显示能力，可以帮助PCB工程师更直观进行PCB设计 。终于，17.2版本的到来，迎来了Cadence Allegro 3D设计的新纪元，其3D效果丝毫不弱于AD软件的3D View。 一、准备：allegro17.2 ，3D模型库 二、设置及显示 1、 首先要对使用环境进行设置 1） env文件设置。路径在：CadenceSPB_16.6sharepcbte xtenv，打开，查看是否有设置set step_unsupported_prototype 1，如果没有，就在文件中加上。 2） Step模型路径设置。如下图示： 2、 设置PCB中的 元器件 与3D模型匹配 1）进入匹配界面。如下图示： 2）匹配设置 分别在上图示位置选择需要显示3d效果的器件进行匹配，对各参数进行设置以达到理想效果。设置好后点击Save进行保存