pll

A Minutes Before the New Year 不用写 f o r for f o r 循环，直接用 1440 1440 1 4 4 0 减去当前分钟数就行了 T = int ( input ( ) ) for kase in range ( T ) : h , m = [ int ( x ) for x in input ( ) . split ( ) ] print ( 1440 - h * 60 - m ) B Candies Division T = int ( input ( ) ) for kase in range ( T ) : n , k = [ int ( x ) for x in input ( ) . split ( ) ] ans = n // k * k ans += min ( n % k , k // 2 ) print ( ans ) C Friends and Gifts 这题是要在给定的图上连一些边使其形成一个置换，且 f i ≠ i f_i \neq i f i ​  ​ = i 先统计一下入度，剩下的边必须连到入读为 0 0 0 的点上去 先给那些既没有入度也没有出度的点安排出度，这样是为了防止最后出现他不得不连自己的情况，搞一个双端队列就可以维护了。 然后再安排剩下的就好了 # include <bits/stdc++.h>

特权同学玩转Zynq连载22——[ex03] 基于Zynq PL的PLL配置实例 1 概述 本实例通过PLL产生的不同频率的时钟，分别驱动3个LED指示灯闪烁一样的频率。本实例的重点其实不是LED，而是IP核的应用，当然，仅以PLL IP核为例。 2 模块化设计 参考文档《玩转Zynq-基础篇：基于FPGA的模块化设计.pdf》。 3 PLL IP核添加配置 3.1Vivado标准IP核概述 我们常说的IP核，也就是知识产权（Intellectual Property），是那些己验证的、可重利用的、具有某种确定功能的设计功能模块。IP核一般分为软IP（soft IP core）、固IP（firm IP core）和硬IP（hard IP core）。软IP是用某种高级语言来描述功能块的行为，但是并不涉及用什么电路和电路元件实现这些行为。固IP除了完成软IP所有的设计外，还完成了门电路级综合和时序仿真等设计环节，一般以门电路级网表形式提交用户使用。硬IP则是完成了综合的功能块，已有固定的拓扑布局和具体工艺，并己经经过工艺验证，具有可保证的性能。设计深度愈深，后续工序所需要做的事情就越少，但是灵活性也就越小。 在Xilinx的FPGA器件中，IP核设计是非常重要并且必不可少的一部分，应该说，前述的软IP、固IP和硬IP，在我们Zstar板载的Zynq上都能够找到踪影

摘要： 鎖相迴路(PLL)電路存在於各種高頻應用中，從簡單的時脈淨化電路到用於高性能無線電通信鏈路的本振(LO)，以及向量網路分析儀(VNA)中的超快開關頻率合成器。本文將參考上述各種應用來介紹PLL電路的一些構建模組，以指導元件選擇和每種不同應用內部的權衡考慮，這對新手和PLL專家均有幫助。本文參考ADI公司的ADF4xxx和HMCxxx系列PLL和壓控振盪器(VCO)，並使用ADIsimPLL（ADI公司內部PLL電路模擬器）來展示不同電路性能參數。 基本配置：時脈淨化電路 鎖相迴路的最基本配置是將參考訊號(FREF)的相位與可調回饋訊號(RFIN) F0的相位進行比較，如圖1所示。圖2中有一個在頻域中工作的負反饋控制迴路路。當比較結果處於穩態，**即輸出頻率和相位與誤差檢測器的輸入頻率和相位匹配時，我們就可說PLL被鎖定。**就本文而言，我們僅考慮ADI公司ADF4xxx系列PLL所實現的經典數位PLL架構。 該電路的第一個基本元件，是鑒頻鑒相器(PFD) 。PFD將輸入到REFIN的頻率和相位與回饋到RFIN的頻率和相位進行比較。 ADF4002是一款可配置為獨立PFD（回饋分頻器N = 1）的PLL。因此，它可以與高品質壓控晶體振盪器(VCXO)和窄低通濾波器一起使用，以淨化高雜訊REFIN時脈。 鑒頻鑒相器 圖3中的鑒頻鑒相器將+IN端的FREF輸入與和

题目 传送门 思路 涉及到区间操作并且是静态的区间，用线段树是再合适不过的 如果直接维护每个点的权值不麻烦 但是要维护历史最大值就十分麻烦 所以我们转化下思路 线段树上维护操作 接着我们思考如何将操作统一化，并且是可叠加的，这样才能方便用懒标记 我们设标记 \((a,b)\) 表示将x变为 \(max(x+a,b)\) 区间加： \((a,-INF)\) 区间赋值： \((-INT,a)\) 将每个值变为 \(max(x_i-a,0)\) 即为： \((-a,0)\) 接着我们考虑合并的问题 假设现在的标记为 \((a,b)\) ，从父亲节点传下来的标记为 \((c,d)\) 先将第一个标记表示出来 \(max(x+a,b)\) ，这就是现在的 \(x'\) ， 再将 \(x'\) 代入 现在即为 \(max(c+max(x+a,b),d)\) 可以发现对于前一项的b，b与x无关 而我们定义标记的前一项是与x有关，而后一项与x无关 所以可以将其提取出来，即为 \(max(c+a+x,max(c+b,d))\) 所以合并之后的标记即为 \((a+c,max(b+c),d)\) 现在已经解决了标记合并的问题 现在我们来考虑最大值的维护 如果我们将标记看成一个函数， 那么这个函数的图像一定是这样的： 也就意味这合并之后的标记也是这样子的 同时注意到前面一段的平板是由标记的第二项决定的

Link Link Solution 这种以 p a i r pair p a i r 为状态的 d p dp d p 还是第一次见到 f [ i ] [ j ] f[i][j] f [ i ] [ j ] 表示以 i i i 为的子树，划分成 j j j 个连通块时，最大的二元组。二元组 ( a , b ) (a,b) ( a , b ) 的意义是当前已经有 a a a 个连通块是有收益的(不包含最后一个)，最后一个连通块的和为 b b b 然后树形 d p dp d p 即可 时间复杂度的计算： 每个节点上的复杂度为 O ( s i z e s o n 1 + ( 1 + s i z e s o n 1 ) s i z e s o n 2 + ( 1 + s i z e s o n 1 + s i z e s o n 2 ) s i z e s o n 3 + …   ) = O ( s i z e u 2 − ∑ s i z e s o n i 2 ) O(size_{son1} + (1+size_{son1})size_{son2} + (1+size_{son1}+size_{son2})size_{son3} + \dots)\\ = O(size_u^2 - \sum size_{soni}^2) O ( s i z e s o n 1 ​ + ( 1 + s i

B:Broken Watch （别问，问就是队友写的） 代码： import java.awt.List; import java.io.BufferedInputStream; import java.io.File; import java.io.FileInputStream; import java.io.InputStream; import java.math.BigDecimal; import java.math.BigInteger; import java.sql.Time; import java.util.ArrayList; import java.util.Scanner; import java.util.Vector; public class Main { static int[]tmp; public static void main(String[] args) { Scanner sc = new Scanner(System.in); tmp = new int[5]; tmp[0] = 1; tmp[1] = 3; tmp[2] = 6; int a, b, c, flag; a = sc.nextInt(); b = sc.nextInt(); c = sc.nextInt(); long n = sc.nextLong(); if

注意 芯片型号：TMS320F28335 适用于NJUSTEO李彧晟老师课程 参考资料：《TMS320F28335 DSP原理、开发及应用》 对应PPT第二章 本章内容较多而且较为重要，请结合PPT一起复习 1 内核时钟（SYSCLKOUT） PPT：29 英文表示一定要记住 1.1 产生 CLKIN 是到 CPU 的时钟。 它作为 SYSCLKOUT 从 CPU 传出（也就是说，CLKIN 与 SYSCLKOUT 频率相同）。 如何为 CLKIN 供源的图解请参阅下图 1.2 PLL工作模式 PLL的三种工作模式对应了不同的SYSCLKOUT的输出频率，需要注意的是只有在 PLL使能 的模式下，才可以通过PLLCR寄存器作用到SYSCLKOUT上面。 1.3 PLLCR寄存器 该寄存器如下图所示，15 ~4位是保留位，即没有什么用。低四位是可以写入分频系数的位，范围是0 ~10。 1.4 PLLSTS寄存器 各个位的作用如下： DIVSEL：对系统时钟的最后一次分频，分频后生成CLKIN，有三种分频系数：4，2，1，分别对应DIVSEL的值为0/1，2,3 OSCOFF：控制是否有时钟信号进入PLL，为0则x1,x1/x2,XCLKIN都可以进入PLL PLLOFF：为1时关闭PLL PLLLOCKS：只读，为0表示PLLCR寄存器已被写入，PLL正在被锁定

【推荐】2019 Java 开发者跳槽指南.pdf(吐血整理) >>> microblaze中有一个PLL,当然pll也有一个rst端口作为外部口，物理上与fpga的某一个管脚相连，而这个管脚是由外部mcu控制的。今天做实验时发现： 1）mcu将rst控制起作用，即=1; 2）SDK中将程序都下载进去开始启动调试，发现无法调试 #3）如果mcu将rst=0,则一切正常。 来源： oschina 链接： https://my.oschina.net/u/2963604/blog/3143956

void HAL_GPIO_Init(GPIO_TypeDef *GPIOx, GPIO_InitTypeDef *GPIO_Init); void HAL_GPIO_DeInit(GPIO_TypeDef *GPIOx, uint32_t GPIO_Pin); GPIO_PinState HAL_GPIO_ReadPin(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin); void HAL_GPIO_WritePin(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin, GPIO_PinState PinState); void HAL_GPIO_TogglePin(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin); HAL_StatusTypeDef HAL_GPIO_LockPin(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin); void HAL_GPIO_EXTI_IRQHandler(uint16_t GPIO_Pin); void HAL_GPIO_EXTI_Callback(uint16_t GPIO_Pin); 以上内容复制自stm32f7xx_hal_gpio.h 初始化HAL库 HAL_Init(); 初始化时钟(正点原子系统文件夹里得函数)

一：stm32时钟树介绍 　　时钟对于单片机来说是非常重要的， 它为单片机工作提供一个稳定的机器周期从而使系统能够正常运行。 时钟系统犹如人的心脏， 一旦有问题整个系统就崩溃。 我们知道 STM32 属于高级单片机， 其内部有很多的外设， 但不是所有外设都使用同一时钟频率工作， 比如内部看门狗和 RTC， 它只需 30 几 KHz 的时钟频率即可工作， 所以内部时钟源就有多种选择。 在前面章节的介绍中， 我们知道 STM32系统复位后首先进入 SystemInit 函数进行时钟的设置， 将 STM32F1 系统时钟设置为 72MHz（我们开发板上使用的 STM32F103ZET6 最大可达到 72M（超频除外） ），然后进入主函数。 那么这个系统时钟大小如何得来， 其他外设的时钟又如何划分，这些问题都可以通过一张时钟树图找到答案， 只要理解好时钟树， STM32 一切时钟的来龙去脉就会非常清楚。 下面就来了解下时钟树， 如图所示， 我们把时钟树拆分逐个介绍。 　　在 STM32 时钟系统中， 有 5 个重要的时钟源， 分别是 LSI、 LSE、 HSI、 HSE、PLL。 按照时钟频率分可分为高速时钟源和低速时钟源， 在这 5 个中 HSI， HSE 以及 PLL 属于高速时钟， LSI 和 LSE 属于低速时钟。 按照时钟来源可分为外部时钟源和内部时钟源， 外部时钟源就是在