SystemVerilog语言简介
SystemVerilog是一种 硬件描述和验证语言 (HDVL),它 基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了数据类型、结构、压缩和非压缩数组、 接口、断言等等 ,这些都使得 SystemVerilog在一个更高的抽象层次上提高了设计建模的能力 。SystemVerilog由Accellera开发,它 主要定位在芯片的实现和验证流程上,并为系统级的设计流程提供了强大的连接能力 。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍,期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了解。 1. 接口(Interface) Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口,我们必须对期望的硬件设计有一个详细的认识。不幸的是,在设计的早期,我们很难把握设计的细节。而且,一旦模块的端口定义完成后,我们也很难改变端口的配置。另外,一个设计中的许多模块往往具有相同的端口定义,在Verilog中,我们必须在每个模块中进行相同的定义,这为我们增加了无谓的工作量。 SystemVerilog提供了一个新的、高层抽象的模块连接,这个连接被称为 接口( Interface ) 。接口在关键字 interface 和 endinterface 之间定义,它独立于模块