fpga

在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。 当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。 一些基础知识： 硬件设计基本原则 FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 速度与面积平衡和互换原则： 一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约; 反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。 硬件原则：应当理解HDL本质。 系统原则：应当整体把握。

http://hi.baidu.com/hieda/blog/item/6afab113b8985127dc540179.html 1 引言 　　OFDM（正交频分复用）是一种多载波数字调制技术，被公认为是一种实现高速双向无线数据通信的良好方法。在OFDM系统中，各子载波上数据的调制和解调是采用FFT（快速傅里叶变换）算法来实现的。因此在OFDM系统中，FFT的实现方案是一个关键因素。其运算精度和速度必须能够达到系统指标。对于一个有512个子载波，子载波带宽20 kHz的OFDM系统中，要求在50 μs内完成512点的FFT运算。 　　硬件实现FFT算法的主要方案有：DSP（通用数字信号处理器）；FFT专用芯片；FPGA（现场可编程门阵列）。DSP具有纯软件实现的灵活性，适合用于流程复杂的算法，例如在通信系统中的信道编、解码，QAM映射等算法。如果在DSP中完成FFT运算，不仅要占用大量D SP的运算时间，使整个系统的数据吞吐率降低，也无法发挥DSP软件实现的灵活性。因此，前端的FFT运算应由ASIC或FPGA完成。采用专用的FFT处理芯片，虽然速度能达到要求，但其可扩展性差。FPGA具有硬件结构可重构的特点。适合于算法结构固定、运算量大的前端数字信号处理。新近推出的FPGA产品都采用多层布线结构，更低的核心电压，更丰富的IO管脚，容量可达到100 k个逻辑单元（LES）

FPGA项目设计中，通常会遇到多时钟处理。即一个PLL输出多个时钟，根据条件选择合适的时钟用作系统时钟。 方案一： 外部晶振时钟进入PLL，由PLL输出多个时钟，MUX根据外部条件选择时钟输出做为系统使用。 方案在时钟频率比较低的情况下是可行的。设计时注意MUX使用组合逻辑实现的，注意case语句中default选项必须有输出，否则会出现锁存器。 当输出时钟频率较高时，这种方案的时序约束就比较麻烦。除了使用creat_clock命令约束PLL输入时钟，使用creat_generate_clock约束PLL输出时钟外，还要根据PLL输出的多个时钟之间的关系，使用set_clock_groups约束。set_clock_groups： asynchronous表示时钟同时有效，但没有相位关系。 exclusive 表示时钟是互斥的 group，group之内的时钟相关，group之间的时钟互不相关。 这种设计使得时钟约束变得繁琐，时序变得紧张。 同时PLL输出时钟后使用MUX进行选择输出，会增加时钟布线延时，高速情况下并不可靠。 时序是设计出来的，不是约束出来的。 设计出好的时序一般不需要约束。 方案二： 在高速情况下，应该更改设计，提高电路速度。ALTERA FPGA提供PLL重配功能。可根据条件对PLL进行重配。 调用ALTERA提供的PLL重配模块，根据官方资料

芯片的概念： （半导体元件产品的统称）集成电路， 缩写 作 IC；或称微电路、微芯片、晶片/芯片，在 电子学 中是一种把 电路 （主要包括半导体设备，也包括被动组件等）小型化的方式，并时常制造在半导体 晶圆 表面上。 专业地讲就是： 将电路制造在半导体芯片表面上的集成电路又称 薄膜 （thin-film）集成电路。另有一种 厚膜 （thick-film） 集成电路 （hybrid integrated circuit）是由独立半导体设备和被动组件，集成到衬底或线路板所构成的小型化 电路 。 人工智能（Artificial Intelligence，AI）芯片的定义：从广义上讲只要能够运行人工智能算法的芯片都叫作 AI 芯片。但是通常意义上的 AI 芯片指的是针对人工智能算法做了特殊加速设计的芯片，现阶段，这些人工智能算法一般以深度学习算法为主，也可以包括其它机器学习算法。 AI芯片也被称为AI加速器或计算卡，即专门用于处理人工智能应用中的大量计算任务的模块（其他非计算任务仍由CPU负责）。当前，AI芯片主要分为 GPU 、 FPGA 、 ASIC 。 人工智能芯片四大类(按技术架构分类)： 1、通用芯片（GPU）。 GPU是单指令、多数据处理，采用数量众多的计算单元和超长的流水线，主要处理图像领域的运算加速。 GPU是不能单独使用的，它只是处理大数据计算时的能手

FPGA基础知识关键点摘要 一.组合逻辑和时序逻辑的区别： 组合逻辑与输入直接实时相关，时序逻辑还必须在时钟上升沿出发后输出新值，有没有时钟输入是他们最大的区别！ 组合时序容易出现竞争冒险现象出现亚稳态，时序逻辑不会出现，且更容易达到时序收敛 所以必须很好的掌握时序逻辑 设置不使用的 IO 为 为 in-tri 状态 RTL，Register Transfer Level，直译为寄存器转换级，顾名思义，也就是在这个级别下，要描述各级寄存器（时序逻辑中的寄存器），以及寄存器之间的信号的是如何转换的（时序逻辑中的组合逻辑）。 RTL 级代码 ︴ 综合 逻辑电路 ︴ 布局布线 ︴ 电路 可综合的语法就是那些可以在电路上实现的语法… 行为级语法就是不能够实现在电路里面，却可以作为仿真验证的高层次语法！ reg型和wire型信号有什么本质的区别？ 此问题较大，需常百度查查！ 二.阻塞和非阻塞赋值： =，＜= 区别与联系？ 在输入输出GPIO口电路中，用到assign，它的详细用法如下： 1.被assign赋值的信号定义为wire型，被always@(*)结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为触发器，在仿真时才具有触发器的特性。 2.另外一个区别则是更细微的差别：举个例子, wirea; regb;

1、需求分析---器件选型（一般altera的技术支持会根据需求，销量，性价比帮你选型） http://www.altera.com.cn/literature/sg/csg.pdf http://www.altera.com.cn/products/ip/iup/additional_functions_iup/m-intelliprop-sata-device.html 需求分析：SATA支持的器件只有Arria II GX和Stratix IV 并且速度等级为-3的：成本、性能---性价比选择为ARRIA The SATA Device Core is designed to be connected to a SATA compliant device application to send and receive Out of Band (OOB) signals, primitives, and SATA Frame information structures (FIS). Device Utilization and Performance Table 1 lists the typical device utilization results for the megafunction. Table 1. Typical Device Utilization for

TLA7-EasyEVM开发板是一款由广州创龙基于Xilinx Artix-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。核心板尺寸仅70mm x 50mm，采用沉金无铅工艺的10层板设计，专业的PCB Layout保证信号完整性的同时，经过严格的质量控制，满足工业环境应用。 SOM-TLA7核心板引出CPU全部资源信号引脚，二次开发极其容易，客户只需要专注上层应用，大大降低了开发难度和时间成本，让产品快速上市，及时抢占市场先机。不仅提供丰富的Demo程序，还提供详细的开发教程，全面的技术支持，协助客户进行底板设计、调试以及软件开发。 Micro SD卡 CON8是Micro SD卡接口，主用于外接大容量数据存储，硬件及引脚定义如下图： RS485 CON6为RS485串口，使用3位接线端子，硬件及引脚定义如下图： 来源： CSDN 作者： Tronlong_ 链接： https://blog.csdn.net/Tronlong_/article/details/104307293

一、何为FPGA？ FPGA，英文全拼：Field－Programmable Gate Array 现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 二、FPGA生产厂家有哪些？ Altera（被Intel收购），开发平台Quartus 　　下图是Altera Cyclone IV的产品信息说明 Cyclone IV GX系列资源列表 xilinx（赛灵思），开发平台SDSoC Actel ，开发平台是Libero Lattice，开发平台是ispLEVER Atmel 三、FPGA内部组成 FPGA 芯片主要由 6 部分完成，分别为 ： 1.可编程输入输出单元（IOB Input Output Block） 　　可编程输入 / 输出单元简称 I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入 / 输出信号的驱动与匹配要求，其示意结构如图所示。FPGA 内的 I/O 按组分类，每组都能够独立地支持不同的 I/O标准。通过软件的灵活配置，可适配不同的电气标准与 I/O 物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O 口的频率也越来越高，一些高端的 FPGA 通过 DDR

文章目录 前言 HDL选择 最后想说 前言 对于HDL语言的选择，这是一个可以讨论也是一个没有必要讨论的问题，通常我们选择学习哪一种语言的时候，很多种情况是迫于形势，例如在实验室师兄师姐使用哪种语言；在学校，老师教了哪种语言；还或者就是哪一种语言易于上手等等。 为了长远之计，究竟选择哪一种语言进行学习呢？ 这对于新手和即将成为准老手的FPGA开发者来说，答案都是不一样的。 下面节选自《FPGA之道》，看看作者是如何对这个问题进行说明的。 HDL选择 目前主流的HDL语言有VHDL与Verilog两种，以后也许会更多。因此在这里，你就遇见了HDL代码编写的第一个岔路口——到底选择哪种语言来开发自己的FPGA设计？ 一般说来，VHDL和Verilog都有着各自的“粉丝群”，最开始的时候你可能不是主动的去选择性学习其中的某一种语言，但是这没有关系，因为HDL语言之间是触类旁通的。学习HDL语言的重点就是先瞅准一种语言然后不断地使用它、熟悉它直至精通它，在这之后，再去慢慢学习和理解其他HDL语言的编程思路和特点。切忌同时开始多种HDL语言的学习，这样会在大脑中产生思维混乱的。 作为FPGA设计的开发者来说，只会使用一种HDL语言进行程序设计是不行的，因为在现实中，VHDL和Verilog几乎可以说是两分天下，所以有时候考虑到团队协作、代码继承甚至软件集成开发环境的支持等等

XILINX FPGA和CPLD管教约束 1、XILINX CPLD引脚配置 打开ISE，这个工程所用的芯片是Coolrunner II CPLD系列的XC2C32A，找到floorplan IO-Pre-Synthesis 双击打开之后出现下图，显示了引脚的各种约束状态，这些引脚约束当然是与你的编程代码是一致的：例如：你的Verilog代码中的时钟信号，肯定是输入信号，所以时钟引脚肯定得配置成input。 2、FPGA的引脚约束 这是spanrtan6系列的XC6SLX4，打开ISE出现以下界面，找到 IO Pin Planning(PlanAhead)-Post-Systhesis， 双击打开出现下图：最下面的表格栏对应各种约束，可以仔细配置引脚。 谢谢！ 来源： CSDN 作者： TianMa行空 链接： https://blog.csdn.net/weixin_43166304/article/details/104253117