1、需求分析---器件选型（一般altera的技术支持会根据需求，销量，性价比帮你选型）
http://www.altera.com.cn/literature/sg/csg.pdf
http://www.altera.com.cn/products/ip/iup/additional_functions_iup/m-intelliprop-sata-device.html
需求分析：SATA支持的器件只有Arria II GX和Stratix IV 并且速度等级为-3的：成本、性能---性价比选择为ARRIA
The SATA Device Core is designed to be connected to a SATA compliant device application to send and receive Out of Band (OOB) signals, primitives, and SATA Frame information structures (FIS).
Device Utilization and Performance
Table 1 lists the typical device utilization results for the megafunction.
| Table 1. Typical Device Utilization for the Megafunction | |||||
| Target Device | Speed Grade | Utilization | Performance fMAX | ||
|---|---|---|---|---|---|
| LUT | M9K Blocks | DSP Blocks | |||
| Stratix® IV | -3 | 2000 | 1 | 0 | 150 MHz |
| Arria® II GX | -3 | 2000 | 1 | 0 | 150 MHz |
2、器件定型:性价比： 65k的LE--8收发器 其他厂家用量比较多 封装就选择F29 F780的封装吧
http://www.altera.com.cn/devices/fpga/arria-fpgas/arria-ii-gx/overview/aiigx-overview.html
3、下载对应型号的参考设计开发板----
http://www.altera.com.cn/products/devkits/arria-index.jsp
4、下载数据手册、
哇塞竟然也有中文的啦--不错
此网页包含了下面要下载的大部分内荣
5、下载对应型号的原理图，PCB库文件
http://www.altera.com.cn/literature/lit-pkg.jsp
http://www.altera.com.cn/support/devices/arria-ii-gx/dev-aiigx.jsp candence 库 IBSI 模型 下载配置等 很好
5、外部存储器手册，引脚连接指南，引脚信息表，原理图检视表
7、电源网络：信号完整性
http://www.altera.com.cn/technology/signal/fundamentals/glossary/sgl-glossary.html
8、遇到问题的知识库-----包括各种资源----非常好
9、JTAG 配置设计-选择配置芯片-查看配置文件大小
http://www.altera.com.cn/literature/sg/product-catalog.pdf
产品手册中：包含各种信息--------配置文件大小------------65的大小为18M--------故选择EPCS64------------16PIN的
JTAG配置电路在数据手册中的第一卷--第三章系统设计中有---即 JTAG下载JIC文件--------JIC的产生方法--百度搜---数据手册中也有介绍
10、外部存储器接口设计-----------在产品目录的简要介绍中---OCT 只支持串行和差分------不支持并联的终结VTT的RT的片上终结OCT
所以在连接DDR3/DDR2时，数据线和地址线都要采用上拉VTT的形式----即 数据线的VTT在FPGA端，，地址线的在DDR端
11、当我们以上的文件都全了之后就可以设计咯---------黑hi额
a、BANK划分原则： 上下bank（顶和低-也叫列column）存储器接口 左右bank（左右--也叫ROW）高速收发--LVDS（带DPA-OCT）（若DDR分配到没有RUP,RDN的BANK就会出现错误，找不到OCT）
b、IO供电原则： 分为PD和VCCio可以不分割一起供电---vccio-3.3-3.0-2.5-1.8-1.5（高级一点的FPGA没有3.3供电，用3.0代替） vccpd--3.3-3.0-2.5（2.5以下都为2.5） 可以与板卡上的其他芯片共用电源
c、除了IO口电源： FPGA 的其他电源都要单独供给---防止干扰
d、JTAG电源连接: 建议选择3.3-2.5-3.0没有尝试过2.5v是否能OK---高级的芯片有VCCPGM ----arria系列有单独的下载配置bank可供灵活选择电压---cyclone--配置引脚和IObank是混在一起的--供电选择有受限制（另外没有必要画AS接口-JTAG可以下载POF的转文件JIC 达到同样的功能------EPCS的选择要根据FPGA文件大小选择--在数据手册一卷三章有----另外EPCS比较贵且没有工业级的--可以使用美光的M25P64来代替）
e、时钟管理： 复位引脚未曾加驱动放置在时钟引脚---外部的参考时钟放在此---要输出的参考时钟在PLL-OUT 输出---差分接入有的有OCT有的没哟---LVPECL一般用在高数收发的参考时钟--高速收发的参考时钟单独接lvds
或LVPECL(耦合方式不同--电阻网络不同-两种电平也可以进行相互转换---分为交流耦合（接收端加电容和差分匹配电阻适合板间通讯--不同电源供电）==直流耦合（接收端加差分匹配电阻适合板内通讯--同电源供电）)
f、上电速度要求：不符合要求配置不成功的---分为快速4--12MS达到稳定（选择方式为：高级的FPGA用单独的引脚POREFL来选择--低级的就用MESL来选择比如选择快速3.3就是这个要求）100ms达到稳定
g、片上PLL使用的设计：直接由时钟引脚输入（要是这样--即使用一个PLL就要有一个使用芯片输入--电路补偿功能），PLL级联使用（FPGA只有一个时钟引脚输入即可--无电路补偿功能）
h、时钟网路：全局时钟网络（时钟输入引脚--不同引脚上不同Pll进行时钟补偿）---局部时钟网路（也有专用的时钟输入引脚-可当作IO使用-一般不用此功能）
FPGA电源隔离指南
典型的 FPGA 器件含有很多电源线，甚至需要更多的电源线对噪声敏感的 SERDES 收发
器进行供电。例如，表2显示了所推荐的 Altera 收发器 Stratix IV GX FPGA 器件电
源线隔离方案。虽然这一 FPGA 中有很多电源线，但是，取决于具体设计，某些电源线
共用了同一稳压器。然而，由于噪声和性能问题，需要对这些电源线进行隔离。设计
人员必须严格按照生产商的建议进行设计，以满足电源要求。一些对噪声敏感的电路
需要低噪声电源。如果在关键区域不能提供干净的电源，那么将影响抖动发生和 PLL
功能。
Stratix IV GX FPGA 中的电源线隔离实例
FPGA电压
电压值 电压名称 说明 共用/ 隔离
0.9V VCC FPGA内核电源 共用
VCCD_PLL PLL 数字电源 共用/ 隔离
1.2V–3.0V VCCIO I/O 供电电压， 1-8 块共用
¾ VCCIO VREF 输入参考电压， 1-8 块共用
1.5V VCCPT 可编程功耗技术 共用/ 隔离
1.8V/2.5V/3.0V VCCPGM 配置引脚电源 共用
2.5V VCCCLKIN 差分时钟输入电源 VCCCLKIN - 共用
VCCA_PLL PLL 模拟电源 VCCA_PLL - 隔离，磁珠 Bead
VCCAUX 辅助电源 VCCAUX - 共用/ 隔离
VCCABAT 电池备用电源 VCCBAT - 电池隔离
2.5V/3.0V VCCPD I/O 预驱动电源 共用
收发器电压
0.9V VCCHIP XCVR 硬核IP 数字电源 共用
1.1V VCCR
VCCT
VCCL_GXB
XCVR 接收器模拟电源
XCVR 发射器模拟电源
XCVR 时钟电源 共用/ 隔离
1.4V/1.5V VCCH_GXB XCVR TX 输出缓冲电源 共用/ 隔离
2.5V/3.0V VCCA XCVR 高电压电源 共用 / 隔离
来源：https://www.cnblogs.com/TFH-FPGA/archive/2012/08/30/2663534.html