前言
对于HDL语言的选择，这是一个可以讨论也是一个没有必要讨论的问题，通常我们选择学习哪一种语言的时候，很多种情况是迫于形势，例如在实验室师兄师姐使用哪种语言；在学校，老师教了哪种语言；还或者就是哪一种语言易于上手等等。
为了长远之计，究竟选择哪一种语言进行学习呢？
这对于新手和即将成为准老手的FPGA开发者来说，答案都是不一样的。
下面节选自《FPGA之道》，看看作者是如何对这个问题进行说明的。
HDL选择
目前主流的HDL语言有VHDL与Verilog两种，以后也许会更多。因此在这里，你就遇见了HDL代码编写的第一个岔路口——到底选择哪种语言来开发自己的FPGA设计？
一般说来，VHDL和Verilog都有着各自的“粉丝群”，最开始的时候你可能不是主动的去选择性学习其中的某一种语言，但是这没有关系，因为HDL语言之间是触类旁通的。学习HDL语言的重点就是先瞅准一种语言然后不断地使用它、熟悉它直至精通它，在这之后，再去慢慢学习和理解其他HDL语言的编程思路和特点。切忌同时开始多种HDL语言的学习，这样会在大脑中产生思维混乱的。
作为FPGA设计的开发者来说，只会使用一种HDL语言进行程序设计是不行的，因为在现实中，VHDL和Verilog几乎可以说是两分天下，所以有时候考虑到团队协作、代码继承甚至软件集成开发环境的支持等等，我们都无法随心所欲的选择FPGA设计的HDL语言种类。因此，最好的情况是VHDL和Verilog两种HDL语法都能够精通使用，这样可以极大的拓展我们的作战范围。
目前主流的FPGA软件集成开发环境都能够支持VHDL和Verilog两种语言，甚至是支持两种语言的混合编程。所谓混合编程，是指可以在VHDL中调用Verilog编写的模块，或者在Verilog中调用VHDL编写的实体。但是请记住，千万不要刻意的去使用混合编程，如果不是因为无法避免的客观条件，使用一种HDL语言完成整个设计是保证文件语法统一性的一个基本要求，因此也是一种好的代码风格。
最后想说
从这篇博文之后，根据作者的指导，觉得有必要对VHDL原因进行学习，但是学习也有各自的学习策略，实在不想埋头啃语法书，这是无聊透顶的事情，因此，想通过博客记录自己的输入，同时作为输出，来紧要的介绍一些有关VHDL以及某些Verilog的相关语法。
一言以蔽之，下面要开始语法学习了，不会写，至少读起来不要有太多困难吧。
来源：CSDN
作者：Reborn Lee
链接：https://blog.csdn.net/Reborn_Lee/article/details/104267041