异或门

　 　CMOS电路因其在在功耗、抗干扰能力方面具有不可替代的优势，以及在设计及制造方面具有简单易集成的优点而得到广泛应用。如今，在大规模、超大规模集成电路特别是数字电路中早已普遍采用CMOS工艺来来进行设计与制造。 一、 CMOS 门电路设计规则 　 　 静态的 CMOS 电路的设计有着一定的规则，而正是这些规则使得其电路的设计变得非常简单。如图所示， COMS 电路中最主要的部分是上拉网络 PUN(Pull Up Net) 和下拉网络 PDN(Pull Down Net) ，这两个网络内部结构是对称互补的，或者说是对偶的。所谓的对称互补，即是指下拉网络中全是 NMOS ，而上拉网络中全是 PMOS ，两者数量相同；并且，下拉网络中组成“与”逻辑的 MOS 管，在上拉网络中对应的为“或”逻辑，在下拉网络中组成“或”逻辑的 MOS 管，在上拉网络中对应的为“与”逻辑。由于互补，上拉网络与下拉网络不会同时导通。 　 　由于结构是互补对称的，CMOS电路的功能可以由下拉网络或者上拉网络单独来确定。对于下拉网络，先根据各个NMOS的串并联关系列出表达式，最后整体取反一下（取反是因为下拉网络为真时输出是低电平0）；对于上拉网络，先将各个输入取反，再根据各个PMOS的串并联关系写出表达式。其中，串联为与，并联为或。 　　设计的过程则刚好反过来，先根据功能确定逻辑表达式

目录 1 感知机 1.1 感知机的基本概念 1.2 感知机实现的简单逻辑电路 1.2.1 与门（AND gate) 1.2.2与非门与或门（NAND gate，OR gate） 1.2.3 感知机的实现 1.2.4 阶段小结 1.3 感知机的局限性 1.3.1 异或门（XOR gate) 1.3.2 阶段小结 2 基本分类器 2.1 最近邻分类器（Nearest Neighbor Classifier） 2.2 K近邻分类器（k - Nearest Neighbor Classifier） 2.3 交叉验证（Cross-validation） 2.4 阶段小结 3 线性分类器 3.1 计分函数（Score function） 3.2 损失函数（Loss function） 3.2.1 支持向量机损失（Multiclass Support Vector Machine (SVM) ） 3.2.2 Softmax损失 3.3 阶段小结 4 优化（Optimization） 4.1 梯度计算 4.2 梯度下降法(Gradient Descent) 4.3 阶段小结 1 感知机 1.1 感知机的基本概念 一个感知机类似于多个神经元构成的一个整体，接收多个信号，输出一个信号。感知机的信号可以形成流，向前方输送信息。而感知机的信号只有"0"和"1"两种取值。

第四章 门和电路 4.1计算机和电学 任何电信号都有电平。 一般来说，0~2伏的电压是低电平，由二进制数字0表示，2 ~ 5伏范围内的电压是高电平，由二进制数字1表示。计算机中的信号被限制在这两个范围之内。 门 是对电信号执行基本运算的设备。一个门接受一个或多个输入信号，生成一个输出信号。门的类型很多，每种类型的门执行一个特定的逻辑函数。 电路 是由门组合而成的，可以执行更加复杂的任务。例如，电路可以用来执行算术运算和存储值。在电路中，一个门的输出值通常会作为另一个门或多个门的输入值。电路中的电流由经过精心设计的相互关联的门逻辑控制。 描述门和电路的表示法有三种： 布尔表达式 逻辑框图 真值表 门（gate）：对电信号执行基本运算的设备，接受一个或多个输入信号，生成一个输出信号。 电路（circuit）：相互关联的门的组合，用于实现特定的逻辑函数。 英国数学家George Boole发明了一种代数运算，其中变量和函数的值只是0或1。这种代数为 布尔（Boolean）代数 ，它的表达式是演示电路活动的极好方式。布尔代数特有的运算和属性使我们能够用数学符号定义和操作电路逻辑。 逻辑框图 是电路的图形化表示。每种类型的门由一个特定的图形符号表示。通过用不同方法把这些门连接在一起，就可以真实地表示出整个电路逻辑。 真值表 列出了一种门可能遇到的所有输入组合和相应的输出