quartus

用Modelsim进行波形仿真时，点击run function simulation后并不出现波形，会出现一个小窗口： 很多资料都说quartus ii 10.0之后的版本都没有内置门级仿真器了，但其实quartus ii 13.0 是自带仿真的，在波形文件界面选定simulation->option->quartus ii simulator即可，如图所示： 之后会弹出一个窗口： 点OK就可以，设置完之后点击 run function simulation就可以看到仿真波形了。 需要注意的是波形文件名一定要与项目目标文件名一致。 来源： CSDN 作者： 1'hF 链接： https://blog.csdn.net/qq_43483403/article/details/103455808

Quartus II 15.0 使用 ModelSim SE-64 2019.2 软件进行仿真 ModelSim 仿真 Verilog HDL 时需要编写一个 TestBench 仿真文件，通过仿真文件提供激励信号。可以简单的理解成信号发生器，给我们的代码提供模拟时钟信号。因此编写 TestBench 仿真文件是仿真过程中的一个重要步骤。 Quartus II 15.0自身是不提供仿真功能的，但是可以用 Quartus II 15.0 创建 TestBench 仿真文件模板，而我们稍微修改一下这个生成的模板文件就能进行仿真了，非常方便。 准备一个可以编译正常的工程（如果编译有问题可以参考上一篇博客） 使用 Quartus II 创建 TestBench 模板文件，如下如图： 创建的文件后缀名是 .vt ，自动保存在工程目录\simulation\modelsim 中，我这里是 top.vt 文件 打开 top.vt 文件，文件内容如下： 修改 top.vt 文件 TestBench 仿真文件修改完成，接下来使用仿真文件： 下面一路 OK 结束就可以了，然后再全编译一次，切记一定是全编译，编译完成后启动仿真软件，如下图： 启动仿真运行后 Quartus II 会自动打开 ModelSim 软件，ModelSim 软件打开后会自动编译仿真文件，然后加载仿真文件中的接口

Quartus Prime 与 Modelsim 调试 及do文件使用 2019-06-28 11:12:50 RushBTaotao 阅读数 49 更多 分类专栏： IntelFPGA-Software 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接： https://blog.csdn.net/qq_24828193/article/details/93875548 Quartus Prime 与 Modelsim 调试 及do文件使用 前言 Quartus本身的一些信息 调试 1（基于无IP核模式and简单Verilog代码） 调试2 （基于有ip核） 调试3 PRO edition+Modelsim-Intel edition 调试4：Quartus 2017 standard timequst Timing Analyer and sdc 前言 最新从Xilinx转到Intel，摸索quartus调试做的一些总结 推荐使用quartus加modelsim-intel edition，原因后面讲。但是本博客的目的是总结出quartus prime pro的modelsim使用（这个是最麻烦，自动化最差的），所以选择modelsim的独立版本。本文通过学习standard版本中自动生成的do文件

在quartus平台中使用串口模块的IP，需要使用到platform designer软件来实现。 1、在quartus界面调出IP Catalog界面。 2、在IP catalog中搜索UART，找到RS2323模块，并双击打开，选择合适的路径和存放。 3、使用该模块若不搭建nios软核，则使用streaming。 在右上角电机Block Symbol或者在菜单选择View->Block Symbol打开模块符号。 4、串口配置了波特率，其自动配置的参数与时钟有关，因此需要加入时钟模块，告知系统输入时钟为多少。 操作如下： 5、打开系统连接的界面，为其添加时钟输入模块。 6、在IP搜索栏搜索clock，双击选择的模块添加时钟模块，输入模块。 7、根据板载资源，设置时钟的参考时钟。 8、连接时钟模块和串口模块的clk和reset。 9、点击Generate HDL生成模块。 10、在quartus中添加生成的sys系统。 11、从platform designer生成模块实例将实例拷贝到添加到quartus的顶层文件中，添加写数据和读数据的时序。 这里只测试一下串口发送数据的功能，接收数据的操作基本是一样的。 12、在platform designer查看串口模块发送数据的时序。 同理在这里一样可以查看到接收数据的时序。 需要注意的是，时序中的数据其实是在to_uart

1、USB blaster的驱动在设备管理器上点“更新驱动软件”，更新不了，说什么哈希值不在指定目录下，如下图， 解决方法是，https://blog.csdn.net/rdgfdd/article/details/79363505 看这篇博客顺利解决该问题。 该问题的产生原因是，我本来有个quartus13.1的USB blaster驱动，后来想装成quartus11.0的USB blaster，这种新的想换成旧的，就会出现哈希值问题。 来源： https://www.cnblogs.com/zf007/p/11771860.html

可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效，请关闭广告屏蔽插件后再试): 问题: I've looked at all the previous questions and no one seems to have a problem as simple as mine. Also I've searched the web and can't find a solution. I'm new to VHDL and am trying to compile the simple example provided by Altera, which is as follows: library ieee; use ieee.std_logic_1164.all; entity light is port(x1, x2: in std_logic; f: out std_logic); end light; architecture LogicFunction of light is begin f I followed the project creation steps in the Altera tutorial , but when I try to compile the project I get the error: Error (12007):

可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效，请关闭广告屏蔽插件后再试): 问题: I've looked at all the previous questions and no one seems to have a problem as simple as mine. Also I've searched the web and can't find a solution. I'm new to VHDL and am trying to compile the simple example provided by Altera, which is as follows: library ieee; use ieee.std_logic_1164.all; entity light is port(x1, x2: in std_logic; f: out std_logic); end light; architecture LogicFunction of light is begin f I followed the project creation steps in the Altera tutorial , but when I try to compile the project I get the error: Error (12007):

%QUARTUS_ROOTDIR%\\bin64\\quartus_cpf -c DE1_SOC_golden_top.sof soc_system.rbf pause 其中，DE1_SOC_golden_top.sof为待转换的sof文件的名字，我们可以改成自己实际sof的文件名字，如：led.sof。soc_system.rbf为转换后得到的文件名字。 rbf文件主要是用于PS方式配置FPGA，如使用CPLD、MCU等。在altera soc中，也可以在linux下使用该文件配置FPGA。 （注意，友晶提供的脚本应该使用的是32位软件，所以%QUARTUS_ROOTDIR%\\bin64\\quartus_cpf中并非写的bin64，而是写的bin，因此直接运行会报错。所以也可以自己使用记事本编辑该文件，将bin改为bin64即可） 之前有网友表示无法执行。最后确认问题原因为SoC EDS软件和Quartus并未安装在同一目录下。例如我下面的图片就是正确的安装位置，embedded就是安装好的soc eds套件 原文：https://www.cnblogs.com/xiaomeige/p/9256556.html