复位电路

1 静电(ESD)整改定位 针对静电，最重要的一点是 路径 。没有路径，静电无法泄放，即没有静电问题。所以分析静电时，主要分析路径，这是静电诊断分析的思路。 首先判定是否有路径，如果有，则确定静电电流是否流入敏感电路，如果是则进行切断，可采取高阻抗阻挡或低阻抗泄放的措施。如果没有流入，看下周围是否有敏电感。有敏感电路的话，则对敏感电路进行处理，如加滤波、屏蔽等措施，如果没有敏感电路，有可能是整个放电回路阻抗过高，比如地阻抗。如果无路径，则人为制造低阻抗路径进行泄放。 案例一、塑料外壳静电防护 塑料外壳防静电效果好，但绝缘距离是关键 4mm可满足8KV空气放电 静电防护有很多措施，比如元器件选择、电路设计、PCB设计、结构设计等等，从结构设计的角度考虑， 塑料外壳 是最好的静电防护措施，因为塑料外壳是绝缘材料，静电无法泄放。 关键点： 使用塑料外壳防护静电，绝缘距离如果不满足，同样会存在静电问题，特别是进行空气放电时容易与内部电路形成拉弧，从而导致静电问题。 如上图就是使用塑料外壳但内部器件与过孔离外壳过近导致绝缘距离不够，空气放电时与内部电路拉弧导致IC损坏。 案例二、敏感信号受干扰 关键信号需做滤波处理，如片选、复位、采样等 静电防护除了塑料外壳，还有一种是 金属外壳接地防护 。针对金属外壳防静电问题，重点是关注接地良好性（大面积接地、不能有氧化漆等）。

同步复位设计 　　同步复位信号只有在时钟的有效沿到来时才能复位； 　　注意：复位是一个大的 扇出，应尽可能减小其到达本地逻辑前穿过的逻辑数量。 　　 　　 　　 　　 　　使用同步复位的优缺点： 　　　　优点：1.复位一般保证电路 100%同步 ； 　　　　　　　2.同步复位保证复位只发生在有效时钟沿，时钟可以作为 过滤掉复位毛刺 的手段（抗干扰性好）； 　　　　　　　3.在设计中， 复位由一组内部条件产生 时用同步复位比较好，这样可以将时钟之间的复位毛刺过滤掉。 　　　　缺点：1.在 多时钟 设计中，同步复位可能需要一个 脉冲展宽 ，使时钟复位信号能出现在时钟有效沿处； 　　　　　　　2.当复位信号 撤销时间 在建立时间和保持时间内时，也会产生亚稳态。 异步复位设计： 　　异步复位与时钟无关，触发器一般有复位端 　　 　　 　　异步复位设计的优缺点： 　　　　优点：1.触发器本身带有复位端， 电路相对简单 ，保证数据路径上相对干净； 　　　　　　 2.电路不管有没有时钟都能复位，（ 复位与时钟无关 ）。 　　　　缺点：1.复位抗 干扰性差 ，对噪声毛刺敏感； 　　　　　　　2.如果异步复位在触发器时钟有效沿附近释放，触发器就会进入 亚稳态 。 异步复位同步释放设计： 　　确保正确移除复位而设计： 　　 　　将复位信号与时钟脉冲同步需要两个触发器

版权声明：本文为博主原创文章，未经博主允许不得转载。 https://blog.csdn.net/u011123091/article/details/90727146 问题记录：将程序从51单片机移植到stm32以后就一直出现一个问题，单片机不能以很高的速度驱动sd卡，导致数据采集的速度一直跟不上。但是在测试的过程中发现程序在debug下是可以正常驱动的，试图通过对比正常启动驱动和在debug下的区别来发现原因。发现debug下单片机的复位是通过软件复位来完成的，硬件直接启动通过外部的阻容复位。后来就一直纠结硬件的复位问题，后来又发现启动后通过手动复位sd卡驱动正常，所以更坚定是硬件问题了。后来在网上查询可以也猜测是外部的外设没复位弯成单片机就对其初始化，所以导致初始化不成功。所以后来通过在main函数最开始的地方加延时来解决，发现依然是不能高速驱动！！！！！！！！，最后想通过外加看门狗加一个长时间的复位来解决。 -----------------------------------------------------时间分割线-------------------- 由于手头有其他事要忙，所以这个问题搁置了一个月。。。直到今天，我不忙了。。 在忙的一个月期间，也没有修改硬件电路打板。。今天有冷静了下来看了看sd卡的驱动流程。 发现网上说在初始化阶段要以低速，初始化以后转换为高速

异步复位同步释放电路 　　在进行时序分析的时候要保证传输的信号满足建立时间和保持时间，避免采样发生亚稳态（亚稳态会造成采样不确定；亚稳态传播）。同样复位信号在复位和释放的时候也要满足建立时间和保持时间。一般采用 异步复位同步释放 的方式，如下图所示： 左边两个寄存器是同步释放寄存器，右边是需要复位的design。 1. 当rst_async_n为低，复位的时候，立马异步复位design。 2. 当rst_async_n由低变高，复位释放的时候，第一级寄存器采样VCC可能出现亚稳态，第二级再同步一次，基本不会出现亚稳态。 always @ (posedge clk, negedge rst_async_n) if (!rst_async_n) {rst_s2,rst_s1} <= 0; else {rst_s2,rst_s1} <= {rst_s1,1'b1}; assign rst_sync_n = rst_s2; endmodule 　　 两级同步基本可以消除亚稳态 同步释放电路中，第一级寄存器一般会发生亚稳态，亚稳态传播一段时间（小于一个周期）后，会恢复稳定，第二级寄存器对稳定后的信号采样，不会发生亚稳态。但如果工艺很先进的时候，亚稳态持续了一个周期以上，那么第二级寄存器采样也会发生亚稳态，这样就需要第三极寄存器同步。 参考 https://blog.csdn.net

什么是recovery time和removal time？ 　　在同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态。同样的道理，对于一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和removal time 才能有效进行复位操作和复位释放操作，防止输出亚稳态。 1、recovery time：恢复时间 　　撤销复位时， 恢复到非复位状态 的电平必须在时钟有效沿来临之前的一段时间到来，才能保证时钟能有效恢复到非复位状态，此段时间为recovery time。类似于同步时钟的setup time。 　　如图所示，rst_n为0表示复位，clk上升沿触发，rst_n从0到1的上升沿与时钟上升沿必须不小于recovery time才能保证寄存器恢复到正常状态。 2、removal time ：去除时间 　　 复位时，在时钟有效沿来临之后复位信号还需要保持复位状态 的时间为去除时间removal time(去除时间)。类似同步时钟hold time。 　　如图所示，rst_n为0表示复位有效，clk为上升沿触发，rst_n保持为0经过clk上升沿后仍需要保持一段时间，才能保证寄存器有效复位，防止亚稳态。 --------------------- 作者：IC小鸽 来源：CSDN 原文：https

写在 前面的话 液晶（ LCD）显示具有功耗低、体积小、重量轻、超薄等许多其他显示器无法比拟的优点，近几年被广泛应用于FPGA控制的智能仪器、仪表和低功耗的电子产品中 。 LCD可分为段位式LCD、字符 式 LCD和点阵式LCD。其中 段位式 LCD和字符式LCD只能用于字符和数字的简单显示，不能满足图像曲线和汉字显示的要求；而点阵式LCD不仅可以显示字符、数字，还可以显示各种图形、曲线及汉字，并且可以实现屏幕上下左右滚动、动画功能、分区开窗口、反转、闪烁等功能，用途十分广泛。 基本 概念 LCD12864 是一种具有4 位/8 位并行、2 线或3 线串行多种接口方式，内部含有国标一级、二级简体 、 中文字库的点阵图形液晶显示模块 ;其显示分辨率为128×64, 内置8192 个16*16 点汉字，和128 个16*8 点ASCII 字符集， 利用该模块灵活的接口方式和简单方便的操作指令，可构成全中文人机交互图形界面。可以显示 8×4 行16×16 点 阵的汉字，也可完成图形显示。低电压低功耗是其又一显著特点。由该模块构成的液晶显示方案与同类型的图形点阵液晶显示模块相比，不论硬件电路结构或显示程序都要简洁得多，且该模块的价格也略低于相同点阵的图形液晶模块。 硬件电路结构 我们开发板上所使用的液晶为晶联讯生产的 JLX12864G-13903型液晶显示器，可以显示128列

写在前面的话 DDS是直接数字式频率合成器(Direct Digital Synthesizer)的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 项目需求 设计一个相位和频率可调的波形（正弦波）发生器。 项目 分析 问题 1：什么是波形发生器？ 波形发生器是一种数据信号发生器，在调试硬件时，常常需要加入一些信号，以观察电路工作是否正常。加入的信号有：正弦波、三角波、方波和任意波形等等。 问题 2：什么是相位可调？ 相位 (phase)是对于一个 波 ，特定的时刻在它 循环 周期中的 位置 ：一种它是否在 波峰 、 波谷 或它们之间的某点的标度。相位描述信号波形变化的 度量 ，通常以度 （角度）作为单位，也称作 相角 。 当信号波形以周期的方式变化，波形循环一周即为 360°。那么相位可调也可以简单的理解为：改变初始相位。 问题 3：什么是频率可调？ 频率，是单位时间内完成 周期性变化 的 次数 ，是描述周期运动频繁程度的量，常用符号 f 或 ν 表示，单位为秒分之一，符号为 s -1 。频率可调也就是改变单位时间内完成周期性变化的次数。 系统 架构 我们 应该先把完整的波形数据放在 rom 里面，然后用一个控制器把 rom 里面的数据读出来，设计架构图如下： 模块功能介绍

写在前面的话 在很多时候 ， 我们需要将采集得到的数据先存储起来 ，等到了需要的时候再调用。如果是这种情况，那么就要求我们的存储器必须可读可写。本节，梦翼师兄就和大家一起学习 FPGA 可读写存储器 IP 核 -RAM 的使用。 项目 需求 设计一个 RAM 控制器，该控制器负责对 RAM 进行读写操作，首先将数据写入 RAM ，然后再将数据全部读出。如果读出的数据和写入的数据完全一致，说明我们的操作和设计正确。 操作步骤 在右侧的 IP 核搜索区，输入 ram ，在菜单栏找到并双击【 RAM ： 1-PORT 】 选择语言类型为 Verilog ，并命名，点击【 OK 】 设置 ram 的存储深度和每一个存储空间的比特位数，然后点击【 NEXT 】 把 【q output port】 前面的对钩取消掉（如果不取消掉就会在输出端口生成寄存器，输出就会慢一拍，这里我们不需要它慢一拍），然后点击 【NEXT】 一直点击【 NEXT 】，直到如下界面，选择 my_ram_inst.v ，点击【 Finish 】，完成对 ram 的设置 顶层架构设计 RAM 是可读写的存储器，我们用一个控制模块 向ram 中写入数据，然后读出。 模块功能介绍 模块名 功能描述 Ram_control Ram控制器，对my_ram进行读写 My_ram ram存储器IP核 ram 系统顶层模块

写在前面的话 在项目设计中，我们通常需要使用一些固定的数据。如果是使用单片机，那么在数据量比较大的情况下，这些数据就必须存储在外挂的存储芯片中 。那么，使用 FPGA呢？在数据量不是特别大的情况下，我们可以将这些数据存储到FPGA片内的存储器中，这样既节约了板级成本，又可以保证数据不容易受到外界干扰。那么本节，梦翼师兄和大家一起学习FPGA只读存储器IP核-ROM的设计。 项目需求 设计一个 ROM控制器，该控制器负责输出0-255递增的地址数据，将此地址总线连接到ROM地址输入端，查看ROM输出的数据是否正确 操作步骤 由于 ROM 是只读存储器 ， 也就是说 ， 我们不能对其内部写入外部数据 ， 那么 ， 我们 就需要 创建一个 ROM 的数据初始化文件 mif 文件（ mif 文件用来存放初始数据） 定义位宽和深度（这里我们选择位宽为 8 位，深度为 256 ） 填充数据（在这里我们用软件自带的一种的填充数据的方式，填充上 0 到 255 ，大家自己在项目中应用的时候，应该填充上自己所需要的初始值）。 mif 文件建立成功（地址从 0 到 255 ，数据从 0 开始，每次增加 1 ，所以此时的 mif 文件中存放的是 0 到 255 ）。 在右侧的 IP 核搜索的编辑区，输入 rom ，在菜单栏找到并双击 rom （在这里我们使用单端口的 rom ，双端口的 rom

主板开机电路工作原理概述 经过主板开机键触发主板开机电路工作，开机电路将触发信号进行处理，最终向电源第14脚发出低电平信号，将电源的第14脚的高电平拉低，触发电源工作，使电源各引脚输出相应的电压，为各个设备供电（即电源开始工作的条件是电源接口的第14脚变为低电平）。 主板开机电路检测步骤 1.测量ATX 电源接口的红5V，黄12V 是否严重对地短路。 2.南桥附近是否有2.5V，3.3V，1.8V 的待机电压（南桥不同，待机电压也不同） 3.实时晶振是否起振（两脚是否有0.4V 左右电压） 4.CMOS 跳线中间引脚是否为高电平。（CMOS 是否设置正确） 5.测量POW 开关处是否有2.5V 以上高电平。 6.短接POW 开关测量是否有低电平触发南桥成功（W83627HF 除外） 7.查绿线到南桥成I/O 之间的线路是否正常。 注：开机电路中易损元件： （1）与开机电路相关的门电路，三极管。 （2）给南桥提供待机电压的正电压稳压器或其它供电元件。 （3）与I/O 或南桥。 主板开机电路维修实例 1.GPS－810C（E）J，测试点正常不工作，刷BIOS（用联冠810T）无效，后查北桥供电的3055 场效应管损坏，板上标识为Q4，更换后OK。 2.－P4 主板型号为Titan667，测试卡从C1 到B0，测试卡过C1，表明CPU 已经工作，检测内存不过，查内存的供电