7系列FPGA的时钟资源——UG472
时钟架构总览 7系的FPGA使用了专用的全局(Global)和区域(Regional)IO和时钟资源来管理设计中各种的时钟需求。Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis),倾斜矫正(deskew),过滤抖动(jitter filtering)功能。非时钟资源,例如本地布线,不建议使用在时钟设计中。 全局时钟树(Global clock tree)可以驱动device中的所有同步原件(synchronous elements) IO和区域时钟树(Regional clock tree)可以驱动最多三个垂直连接的时钟区域 每一个CMT包括了一个MMCM(Mixed-mode clock manager)和一个PLL(Phase-Locked Loop)。两者存在于的CMT柱(CMT Column)中,而CMT柱则在IO柱(IO Column)旁边。 为了满足不同的时钟使用需求,每一个7系的device都把时钟分成了区域(Regions) 根据不同的device大小,时钟区域从最少的4个到最大的24个 一个时钟区域包括了所有的同步元件(例如: CLB, IO, Serial Transceivers,DSP, Block RAM, CMT),也包括了50个CLBs和一个IO bank