电阻

一阶LC谐振电路 　　LC谐振电路具有选频功能，广泛用于各种通电电路。本文就一阶LC空载电路进行仿真，以此来进一步加深对电路特性的理解和记忆。 谐振 　　当电路中存在感性元件（如电感）或者容性元件（电容）时，信号源（比如电流源）的频率变化会使得电路总体呈现容性、感性或者电阻性。当电路呈现电阻性时，就说该电路发生了谐振。最简单的谐振电路就是一阶LC谐振电路，只由一个电感、一个电容和信号源组成。 并联谐振电路 　　　　　　 　　　　 　　一阶并联型LC谐振电路如上面左图所示，其中的电阻r是电感的固有损耗，这个固有损耗值一般非常小（以至于理想状态下可以完全忽略），但是一般进行谐振分析时都把它考虑在内。通常将该网络等效变换到上面的右图形式。这个电路有以下几个重要参数： 　　1、谐振条件$\omega C = \frac{1}{\omega L}$，满足该条件的谐振角频率$\omega_0 = \frac{1}{\sqrt{L C}}$，谐振频率$f_0=\frac {2 \pi} {\omega_0} $； 　　1、等效电阻$R(\omega)=\frac{(\omega L)^2}{r}$； 　　2、发生谐振时，$R(\omega)$记为谐振电阻$R_0$，$R_0=\frac{(\omega_0 L)^2}{r}$； 　　3、品质因数$Q_0=\frac{R_0}{\omega_0 L

工程师往往更关注电路的设计、最新的元器件以及代码，认为这些才是一个电子产品项目中的重要部分，却忽略了PCB布局、布线这个关键的环节。如果PCB布局、布线不当，往往会导致电路工作不正常、不可靠。本文就列出实际PCB布局布线中要注意的一些要点，以帮助你的PCB项目做得更准确、可靠。 走线的尺寸 PCB板上的铜线是有阻抗的，也就意味着在电路图上的一根连线在实际的板子上会有电压降、功耗，电流流过的时候也会有温升。阻抗由以下公式定义： PCB设计工程师通常使用走线的长度、厚度和宽度来控制其阻抗。 电阻是用于制作PCB走线的金属铜的物理特性，既然我们无法改变铜的物理特性，就来控制走线的尺寸吧。 PCB走线的厚度以多少盎司的铜来计量。 如果我们在1平方英尺的区域内均匀涂抹1盎司铜，这个厚度也就是一盎司的铜，这个厚度大致为1.4千分之一英寸。 许多PCB设计师使用1盎司或2盎司的铜，但许多PCB制造商可提供6盎司的厚度。 但请注意，许多要求精细的场合，比如靠得很近的管脚就很难铺设很厚的铜。在设计的阶段最好咨询PCB制造商，先了解清楚他们的生产能力。 你可以借助“PCB走线宽度计算器”来确定你的走线厚度和宽度，在计算的时候可以设定升高的温度为5°C。当然如果你的板子空间足够，布线很轻松，不妨使用较宽的走线，因为在不增加成本的情况下可以获得较低的阻抗。 如果你的板子是多层的

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USB的上拉下拉电阻不是随便接任意一个电阻就OK了。 当USB作为HOST的时候在USB的D+ 和D- 上要接15K的下拉电阻，这样在没有USB设备插入时，D+和D-始终保持低电平。 当USB作为Slave从设备的时候，可以通过上拉电阻来设置不同的频率。D+ 上接1.5K的上拉电阻时，可以工作到高速率模式例如12MBps。当D-接1.5K的上拉电阻时，工作在低速率模式，例如：1.5MBPs USB自动识别是高速还是低速，就是靠D+和D-上的上拉电阻来区别的。电阻的阻值不规范会影响USB自动识别分配资源。就会出现不能发现硬件等问题。 所以USB上的上拉电阻不是随便放的。 USB OTG（on the go） 既可以做host又可以做client 我们一般是作为client接受pc传输数据，作为host时可以接打印机直接把手机中的照片打印出来 判别是host还是client是靠USB_ID这根pin 当作为client时，USB_ID基本是悬空的（内部有上拉） 如果侦测到USB_ID被拉低，就被认为是作为host，向外输出 所以需要外部client设备把USB_ID拉低 来源： https://www.cnblogs.com/wxy-cool/archive/2013/04/24/3039792.html

关于USB的上下拉电阻，不是随便接个任意阻值的电阻就ok了。 当你的USB为 主设备 的时候，D+、D-上分别接一个15K的下拉电阻，这样可以使得在没有设备插入的时候，D+、D-上始终保持低电平； 当为 从设备 接口时，可以通过在上拉电阻来设置不同的传输速率，当D+接一个1.5K上拉电阻，可以工作在高速率模式如12MBPs，当D-接1.5K上拉电阻，工作在低速率模式，如1.5MPBs。 主USB自动识别从设备为高速还是低速就靠上拉电阻在D+还是D-上区别，电阻阻值的不规范会影响usb自动识别分配资源，出现不能发现硬件或使用到一般硬件发现失败等现象，所以不要随便上下拉电阻，先规范USB的硬件接口电路。 来源： https://www.cnblogs.com/ahuo/p/4343600.html

笔记：电阻的选择之耐压 电阻的参数有很多，比如： 封装 功率 材质 精度 温漂 耐压 这里记录一下耐压，对于低压线路来说耐压不会考虑到，因为正常都不会越过耐压。 但是对于 AC 线路耐压就是一个比较重要的，所以需要考虑。 来源： https://www.cnblogs.com/F4NNIU/p/11185150.html

学而不厌，诲人不倦，不知老之将至。--孔子 电阻作为电路中基本的元器件之一。在电路设计中，我们有时会使用欧姆定律来大致估计一下电阻值的大小，但是大多时候我们是不用去过多考虑电阻值的大小，像我这样大方的人会直接放上大阻值的电阻。我也知道这样不妥，但是焊接完板子来看也没啥问题。这个问题先留在这里，我想说下面几种场合是必须注意考虑电阻的参数的。 这几种场合是反馈，补偿和电流检测等。（本人才疏学浅，只是积累到这三种场合） 反馈应用场合：开关电源的反馈分压电路 这是一个DCDC降压芯片。FB是反馈输入参考电压端。其实FB只是比较器中的一端，这里的比较器类似于运算放大器，满足虚短虚断原则。FB端从电阻反馈网络中只得到电压，并没有电流输入。讲解完基本的东西。我们来举个例子，FB基准电压为3V。故电阻反馈电路需要给FB反馈一个3V的电压，如果这个基准电压不稳定时，比较器中输出就会变化，那么后面的电路输出也会发生变化。最后，芯片输出的电压会发生变化的。 为了保证3V基准电压的稳定，我们需要注意两大方面： 1.电阻的选择 1） 为了输出精确的电压值，就需要电阻比例正确。为了保证3V的基准电压，我们可以采用25/8的形式。通常我们选择E系列的电阻，用多个电阻串联解决精确电阻值的需求，但是我们大多数采用3个/4个电阻串并联来实现。 注：平时我们用的电阻基本都是E24系列的。如果你不明白的话

漏极开路是驱动电路的输出三极管的集电极开路，可以通过外接的上拉电阻提高驱动能力。 这种输出用的是一个场效应三极管或金属氧化物管（MOS），这个管子的栅极和输出连接，源极接公共端，漏极悬空（开路）什么也没有接，因此使用时需要接一个适当阻值的电阻到电源，才能使这个管子正常工作，这个电阻就叫上拉电阻。 漏极开路输出，一般情况下都需要外接上拉电阻，以使电路输出呈现三态之高阻态，例如，在有些芯片的引脚就定义为漏极开路输出；还有一些带漏极开路输出的反向器等都需要外接上拉电阻才能正常工作。 三极管（共射极）在数字电路中用到它的截止区和饱和区，因为在数字电路中输入信号是大幅度的脉冲信号，当输入为低时，三极管工作在截止区，输出Vce为高。当输入为高时，三极管工作在饱和区，输出Vce为低。 A：我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“0”时，输出也为“0”）。对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极C跟发射极E之间相当于断开），所以5V电源通过1K电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。 我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合

谈谈TTL和CMOS电平(转贴) TTL——Transistor-Transistor Logic HTTL——High-speed TTL LTTL——Low-power TTL STTL——Schottky TTL LSTTL——Low-power Schottky TTL ASTTL——Advanced Schottky TTL ALSTTL——Advanced Low-power Schottky TTL FAST(F)——Fairchild Advanced schottky TTL CMOS——Complementary metal-oxide-semiconductor HC/HCT——High-speed CMOS Logic(HCT与TTL电平兼容) AC/ACT——Advanced CMOS Logic(ACT与TTL电平兼容)（亦称ACL） AHC/AHCT——Advanced High-speed CMOS Logic(AHCT与TTL电平兼容) FCT——FACT扩展系列，与TTL电平兼容 FACT——Fairchild Advanced CMOS Technology 1，TTL电平： 输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平 是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0

1.基极必须串接电阻，保护基极，保护CPU的IO口。 2.基极根据PNP或者NPN管子加上拉电阻或者下拉电阻。 3.集电极电阻阻值根据驱动电流实际情况调整。同样基极电阻也可以根据实际情况调整。 基极和发射极需要串接电阻，该电阻的作用是在输入呈高阻态时使晶体管可靠截止，极小值是在前级驱动使晶体管饱和时与基极限流电阻分压后能够满足晶体管的临界饱和， 实际选择时会大大高于这个极小值， 通常外接干扰越小、负载越重准许的阻值就越大，通常采用10K量级。 防止三极管受噪声信号的影响而产生误动作，使晶体管截止更可靠! 三极管的基极不能出现悬空，当输入信号不确定时(如输入信号为高阻态时)，加下拉电阻，就能使有效接地。 特别是GPIO连接此基极的时候，一般在GPIO所在IC刚刚上电初始化的时候，此GPIO的内部也处于一种上电状态，很不稳定，容易产生噪声，引起误动作!加此电阻，可消除此 影响(如果出现一尖脉冲电平，由于时间比较短，所以这个电压很容易被电阻拉低;如果高电平的时间比较长，那就不能拉低了，也就是正常高电平时没有影响)! 但是电阻不能过小，影响泄漏电流!(过小则会有较大的电流由电阻流入地) 当三极管开关作用时,ON和OFF时间越短越好,为了防止在OFF时,因晶体管中的残留电荷引起的时间滞后,在B,E之间加一个R起到放电作用。 来源： https://www.cnblogs.com