设计模块
1.模块的输入必须为wire，输出可以为reg，也可以为wire。
2.reg变量必须在always语句块中赋值，wire变量需要使用assign进行赋值。如果需要对输入变量进行赋值，需要先将输入赋值给一个reg变量。
仿真的流程
1.单位时标声明
2.声明仿真模块，不需要端口列表。
3.对激励信号进行声明，例化模块时的变量连接的原模块时输出变量，例化模块的变量必须声明为wire变量。
4.使用initial对激励信号进行赋值，在begin end模块中只能对寄存器变量进行赋值。
5.使用always #n 设置循环震荡周期。
6.原模块名字 例化的名字（例化的变量与原模块变量进行连接 ）
来源：CSDN
作者：weixin_45559378
链接：https://blog.csdn.net/weixin_45559378/article/details/104748212