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刚刚写的因为网断了就丢了，不想写了。 关于组播通信失败，大概率因为多网卡，通过 ipconfig 可以查看具体网卡情况。 C:\WINDOWS\system32>ipconfig 无线局域网适配器 WLAN: 连接特定的 DNS 后缀 . . . . . . . : 本地链接 IPv6 地址. . . . . . . . : fe80::--------78%18 IPv4 地址 . . . . . . . . . . . . : 192.168.3.165 子网掩码 . . . . . . . . . . . . : 255.255.255.0 默认网关. . . . . . . . . . . . . : 192.168.3.1 以太网适配器 本地连接* 12: 连接特定的 DNS 后缀 . . . . . . . : 本地链接 IPv6 地址. . . . . . . . : fe80::---------620%3 IPv4 地址 . . . . . . . . . . . . : 3.3.0.154 子网掩码 . . . . . . . . . . . . : 255.255.0.0 通过 wireshark 抓包发现，走组播的数据包是通过 3.3.0.154 接口发出。因此，查询相关知识，window系统，网络路由是自动选择，因此最后通过修改路由表解决此问题。 C:

—简介—— 脸部建模一直是计算机图像和视觉领域的热门话题，每个人脸模型的网格顶点个数各不相同，也就是拓扑结构不同。因此我们需要对我们的训练数据，做一个归一化处理。这里以世纪晟科技构建的一个快速的、交互的、基于深度学习的人脸建模框架为基础，展示级联形状回归模型在特征点定位任务上取得了重大突破。 ——级联线性回归模型—— 近来，级联形状回归模型在特征点定位任务上取得了重大突破，该方法使用回归模型，直接学习从人脸表观到人脸形状（或者人脸形状模型的参数）的映射函数，进而建立从表观到形状的对应关系。 面部特征点定位问题可以看作是学习一个回归函数F，以图象I作为输入，输出θ为特征点的位置（人脸形状）：θ = F（I） 简单的说，级联回归模型可以统一为以下框架：学习多个回归函数{f1 ,…, fn-1, fn}来逼近函数F： θ = F（I）= fn (fn-1 (…f1(θ0, I) ,I) , I) θi= fi (θi-1, I), i=1,…,n 所谓的级联，即当前函数fi的输入依赖于上一级函数fi-1的输出θi-1，而每一个fi的学习目标都是逼近特征点的真实位置θ，θ0为初始形状。通常情况，fi不是直接回归真实位置θ，而回归当前形状θi-1与真实位置θ之间的差：Δθi = θ - θi-1 ——典型的形状回归方法—— 如下图所示，给定初始形状θ0，通常为平均形状

分布式锁简述 在单机时代，虽然不存在分布式锁，但也会面临资源互斥的情况，只不过在单机的情况下，如果有多个线程要同时访问某个共享资源的时候，我们可以采用线程间加锁的机制，即当某个线程获取到这个资源后，就需要对这个资源进行加锁，当使用完资源之后，再解锁，其它线程就可以接着使用了。例如，在JAVA中，甚至专门提供了一些处理锁机制的一些API（synchronize/Lock等）。 但是到了分布式系统的时代，这种线程之间的锁机制，就没作用了，系统可能会有多份并且部署在不同的机器上，这些资源已经不是在线程之间共享了，而是属于进程之间共享的资源。因此，为了解决这个问题，「分布式锁」就强势登场了。 分布式锁是控制分布式系统之间同步访问共享资源的一种方式。在分布式系统中，常常需要协调他们的动作。如果不同的系统或是同一个系统的不同主机之间共享了一个或一组资源，那么访问这些资源的时候，往往需要互斥来防止彼此干扰来保证一致性，在这种情况下，便需要使用到分布式锁。 在分布式系统中，常常需要协调他们的动作。如果不同的系统或是同一个系统的不同主机之间共享了一个或一组资源，那么访问这些资源的时候，往往需要互斥来防止彼此干扰来保证一致性，这个时候，便需要使用到分布式锁。 分布式锁要满足哪些要求呢？ 排他性：在同一时间只会有一个客户端能获取到锁，其它客户端无法同时获取 避免死锁：这把锁在一段有限的时间之后

问题来源: fpga配置时的管脚状态 关于这个问题，好像网络上面有很多人问，但是eetop这个话题不多。大多数的回答是：配置的时候所有的管脚默认是Z态。这个说法到底对不对呢？ 下面我谈谈自己使用的几款新品的情况。项目背景：开关信号发射机。初始状态要求IO信号都是低电平，来自控制DSP的发射控制信号触发IO开关信号的产生。上电的时候不能有高电平，否则引起发射机状态不稳，会产生问题。 （1）VirtexII1000 设作IO的信号在上电配置的过程中用示波器测量时高电平，大约在90ms左右，和配置时间基本一致。在管脚配置栏设置 pull-down后，这个现象消失。未使用管脚没有这个现象。未使用管脚的处理是float。 （2）virtex5-xc5vsx50t 设作IO的信号在上电配置的过程中发现有和配置时间基本一致的一段大约在0.2V左右的凸起。基本可以认为是没有信号。管脚配置没有做特殊设置。 （3）EP3C25的fpga，在配置的时候，能够发现编程应用的IO脚和未使用的管脚都有大约300ms左右的(EPCS16)高电平。和配置时间完全一致。使用外接的下拉电阻6k左右下拉到1V左右，使用1k下拉到0.2V左右。 谈谈我的理解：无论altera还是xilinx的fpga，IO脚的基本结构都差不多，输出都是推拉mos管，能够实现三态、可编程的上下拉电阻等等。在默认配置下

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