时钟频率

一、SPI I2C UART通信速率比较： SPI > I2C > UART 1、同步通信>异步通信; 2、同步通信时必须有一根时钟线连接传输的两端; 3、都是串行通信方式，并行通信用于内部存储间的通信，如flash; 4、适合传输的距离和通信速率成反比关系； 3-SPI:两条合一的数据线、1时钟线、1CS(设备片选线) SPI:2数据线、1时钟线、1CS(设备片选线）/串行 同步 通信全双工 I2C:1数据线、1时钟线/串行 同步 通信半双工 传输距离比UART短 UART:2数据线、 1地线/串行 异步 通信全双工 传输距离比I2C长些 （I2C接口是“器件间”接口，是在一块板子之内传输数据) （UART是 “设备间”接口，更多的是用于两台设备之间传输数据） 二、串行和并行、同步和异步的区别： 串行通信：利用一条数据线将数据一位一位的顺序传送，特点是通信线路简单，成本低，适合于长距离传送 并行通信：利用多条数据线将数据的各位同时传送，特点是传输速度快，适合于短距离传送 异步：在一个字符的传输时间范围内保持同步即可 同步：在数据传输过程中，需要一根时钟线同步，IIC总线，SPI总线 三、I2C接口与串行接口的区别： I2C 两线式串行总线 UART 通用串行异步收发器串口，UART是串行异步通信接口，它包括RS232、RS499、RS423、RS422和RS485等接口规范和

/*------------ 以下是 FPGA 与微控制器通信 SPI 模块的编程思路 - 分析 ---------------------------------------------- ----------------- 本文严禁抄袭和用于各种商业用途，违者必究 ------------------------------------------------------------------ --------------- 作者：熊楚华 ------------------------------------------------------------------------------------------------------------------ ---------------------- 修改日期： 2017/12/14----------------------------------------------------------------------------------------------- */ 模块结构框图 Spi_scl 是 SPI 通信时钟，由主机自行产生，跟一般意义的时钟不一样，上升沿 32 发数据，下降沿 32 接收数据 主要由 SPI 信号缓存模块， SPI 时钟边沿检测，命令接收 + 数据接收，发送几部分构成： Spi

1. 计算机每执行一条指令的过程，可以分解成这样几个步骤。 (1) Fetch （取得指令） ，也就是从PC寄存器里找到对应的指令地址，根据指令地址从内存里把具体的指令，加载到指令寄存器中，然后把PC寄存器自增，在未来执行下一条指令。 (2) Decode （指令译码） ，也就是根据指令寄存器里面的指令，解析成要进行什么样的操作，是MIPS指令集的R、I、J中哪一种指令，具体要操作哪些寄存器、数据或者内存地址。 (3) Execute （执行指令） ，也就是实际运行对应的 R、I、J 这些特定的指令，进行算术逻辑操作、数据传输或者直接的地址跳转。 (4)重复进行(1)～(3)的步骤。 这其实就是一个永不停歇的“Fetch - Decode - Execute”的循环，这个循环称之为 指令周期 （Instruction Cycle）。 在取指令的阶段，指令是放在 存储器 里的，实际上， 通过 PC 寄存器和指令寄存器取出指令的过程，是由控制器（Control Unit ）操作的。指令的解码过程，也由控制器进行 。到了执行指令阶段，无论是进行算术操作、逻辑操作的R型指令，还是进行数据传输、条件分支的I型指令，都是由 算术逻辑单元 （ALU）操作的，也就是由 运算器 处理的。不过，如果是一个简单的无条件地址跳转，那么我们可以直接在 控制器 里面完成，不需要用到运算器，如下所示：

转载请注明以下： 本文转自清自以敬的博客： https://blog.csdn.net/qq_45791147 文章目录 一、冯诺依曼计算机 1.1.基本原理 1.2.部件组成 二、计算机部件连接 2.1.主板 2.1.1.主板的“管理员”：芯片组 2.2总线 三、计算机硬件技术指标 一、冯诺依曼计算机 1.1.基本原理 今天的计算机大部分都是从冯诺依曼计算机演变的，其计算机基本工作原理是遵循两点： 1，存储程序：将待运行的程序解析成指令放入存储器（主存、内存），然后被访问运行 2，程序控制：按指令地址访问存储器中指令并取走，然后对其进行译码产生指令所需要的控制信号，实现对计算机的控制，完成指令工作。 1.2.部件组成 依据上述基本原理，而有了如下的基本计算机部件 **存储器：**存放程序和数据 **运算器：**负责完成计算机的所有运算操作，并可暂存运算结果。 **控制器：**控制指挥程序的运行、数据的输入输出，以及处理运算结果 **输入设备：**将面向人类的信息转为面向机器的信息 **输出设备：**将面向机器的信息转为面向人类的信息 对应着如下的结构图： 显然，控制器控制着其余四大部件，而输入输出设备的数据则传至存储器 存储器的数据和运算器交互，完成数据处理，处理完毕后返回到存储器中，再依据指令需求决定是后续的操作，亦或是内存和外存交互，亦或是直接输出。 二、计算机部件连接 2

转载至：https://www.cnblogs.com/zuilangsanshu/p/9888608.html FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p，n]，我的理解是： 首先 ，时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络，至于选用哪一组CLK，主要看FPGA哪个bank对时钟要求最为苛刻； 其次 ，一般用p端，n端由quartus置位三态； 再次 ，对于简单的系统，只有一组CLK输入作为系统主时钟，其他时钟引脚空置，或者作为某些高带载能力的时钟的输出口（是否可作为输出口，要看芯片手册）； 然后 ，复杂系统，可以有不同源的时钟分别从不同CLK引脚输入，只是猜想，没实践过，个人认为这样不好，因为FPGA的核心就是同步； 另外 ，不要把CLK引脚和全局时钟、区域时钟什么的混为一谈，一个是时钟输入引脚，一个是内部时钟走线； 最后 ，CLK引脚进去的走线肯定进过优化的（H型铜皮，专用的、直达每个触发器的布线资源），所以能做到小的抖动和偏斜，带载能力。 全局时钟 ：FPGA内部的专用全局时钟布线资源，具有直达每一个触发器的能力，且布线资源经过优化，时钟经过它传输后具有高扇出、最小的偏斜和抖动等。但也因为是全局布线相较于区域时钟，会有较大的插入延时（手册也这么说），而且资源较少（且用且珍惜）。 全局时钟网络：1）可由CLK引脚、内部PLL、高速串口

一，考纲 1）总线概述 总线的基本概念；总线的分类；总线的组成及性能指标 2）总线仲裁 集中仲裁方式；分布仲裁方式 3）总线操作和定时 同步定时方式；异步定时方式 4）总线标准 思考 1，引入总线结构有什么好处？ 2，引入总线结构会导致什么问题？如何解决？ 6.1总线概述 随着计算机的发展和应用领域的不断扩大，I/O设备的种类和数量也越来越多。为了更好地解决I/O设备和主机之间连接的灵活性问题，计算机的结构从 分散连接发展为总线连接。为了进一步简化设计，又提出了各类总线标准 6.11总线的基本概念 1，总线的定义 总线是一组能为多个部件分时共享的公共信息传送线路。分时和共享是总线的两个特点 分时，是指同一时刻只允许一个部件向总线发送信息 ； 共享，是指总线上可以挂接多个部件，各个部件之间互相交换的信息都可以通过这组线路分时 共享。在某一时刻只允许有一个部件向总线发送信息，但多个部件可以同时从总线上接收相同的信息 2，总线设备（按照其对总线有无控制功能可分） 主设备：总线的主设备是指获得总线控制权的设备 从设备：总线的从设备是指被主设备访问的设备，只能响应从主设备发来的各种总线命令 3，总线特性 总线特性是指机械特性（尺寸、形状）、电气特性（传输方向和有效的电平范围）、功能特性（每根传输线的功能）和时间特性（信号和时序的关系） 4，总线的猝发式传输

在 STM32 中，有五个时钟源，为 HSI 、 HSE 、 LSI 、 LSE 、 PLL 。 、 HSI 是高速内部时钟， RC 振荡器，频率为 8MHz 。 ②、 HSE 是高速外部时钟，可接石英 / 陶瓷谐振器，或者接外部时钟源，频率范围为 4MHz~16MHz 。 ③、 LSI 是低速内部时钟， RC 振荡器，频率为 40kHz 。 ④、 LSE 是低速外部时钟，接频率为 32.768kHz 的石英晶体。 ⑤、 PLL 为锁相环倍频输出，其时钟输入源可选择为 HSI/2 、 HSE 或者 HSE/2 。倍频可选择为 2~16 倍，但是其输出频率最大不得超过 72MHz 。 其中 40kHz 的 LSI 供独立看门狗 IWDG 使用，另外它还可以被选择为实时时钟 RTC 的时钟源。另外， 实时时钟 RTC 的时钟源还可以选择 LSE ，或者是 HSE 的 128 分频。 RTC 的时钟源通过 RTCSEL[1:0] 来选择。 STM32 中有一个全速功能的 USB 模块，其串行接口引擎需要一个频率为 48MHz 的时钟源。该时钟源只能从 PLL 输出端获取，可以选择为 1.5 分频或者 1 分频，也就是，当需要使用 USB 模块时， PLL 必须使能，并且时钟频率配置为 48MHz 或 72MHz 。 另外， STM32 还可以选择一个时钟信号输出到 MCO 脚 (PA8)

CPU(中央处理器)是一台计算机的运算核心和控制核心。 CPU主要功能是解释计算机指令以及处理计算机软件中的数据。 CPU由运算器、控制器和寄存器及实现它们之间联系的数据、控制及状态的总线构成。 CPU的运作原理可分为四个阶段: 提取(Fetch)、解码(Decode)、执行(Execute)和写回(Writeback)。 CPU从存储器或高速缓冲存储器中取出指令，放入指令寄存器，并对指令译码，并执行指令。 CPU的主要性能参数包括： 主频，倍频，外频。 CPU的主频也叫时钟频率，CPU 主频为 CPU 的额定工作频率，当内核数目和缓存大小一样时，主频越高的CPU性能越好。 通常，主频越高CPU处理数据的速度就越快， CPU的主频=外频×倍频系数。 为什么会有外频和倍频的区分呢？ 这个是和CPU的发展有关的。 简单说来，就是CPU发展太快，而其他硬件无法达到同样频率来交互，于是CPU进行妥协，将外频作为和主板其他部件之间通讯的频率，而工作频率靠倍频来调节提升。 CPU的主频，即CPU内核工作的时钟频率（CPU Clock Speed）。 通常所说的某某CPU是多少MHz的，而这个多少兆赫就是“CPU的主频”。 外频是CPU的基准频率，单位是MHz。 CPU的外频决定着整块主板的运行速度。 倍频系数是指CPU主频与外频之间的相对比例关系。 一般情况下，同代（同针脚）的CPU

专题7-ARM跑快了---时钟初始化 一．概念解析 1．时钟脉冲信号 时钟脉冲信号：按一定的电压幅度，一定的时间间隔连续发出的脉冲信号。时钟脉冲信号是时序逻辑的基础，它用于决定逻辑单元中的状态核实更新。数字芯片中众多的晶体管都工作在开关状态，他们的导通和管段动作无不适按照时钟信号的节奏进行的。 2．时钟频率 时钟脉冲频率：在单位时间（如1秒）内产生的时钟脉冲个数。 3．时钟源 时钟信号有两种产生的方式： 晶振和锁相环 PLL 晶振： （1）晶振全称晶体振荡器，是用石英晶体经精密切割磨削并且镀上电极焊上引线做成。这种晶体有一个很重要的特性，如果给他通电，他就会产生机械震荡，他们有一个很重要的特点，其震荡频率与他们的形状，材料，切割方向等密切相关。由于适应晶体化学性能非常稳定，热膨胀系数非常小，其震荡频率与非常稳定，由于控制几何尺寸可以做到很精密，因此，其谐振频率也很精确。 （2）晶体震荡器时钟的有点包括结构简单和噪声低，以及可以客户提供精确的定制频率等方面；但另一方面，它的缺点也比较明显，例如其频率仅由晶体决定，通常是特定晶体被制成客户所需的振荡器，导致生产成本高、交贷周期较长，不利于客户加快产品上市时间，而且难以获得非标准的频率。 锁相环PLL （1）PPL（锁相环）合成器是一种更为复杂的系统时钟源

一、处理器CPU知识 CPU的分类 1.CPU品牌有两大阵营，分别是Intel(英特尔)和AMD,这两个行业老大几乎垄断了CPU市场，大家拆开电脑看看，无非也是Intel和AMD的品牌(当然不排除极极少山寨的CPU)。而Intel的CPU又分为Pentium(奔腾)、Celeron(赛扬)和Core(酷睿)。其性能由高到低也就是Core>Pentium>Celeron。AMD的CPU分为Semporn(闪龙)和Athlon(速龙)，性能当然是Athlon优于Semporn的了。 Intel与AMD标志认识 2.CPU的主频认识 提CPU时，经常听到2.4GHZ、3.0GHZ等的CPU，这些到底代表什么?这些类似于2.4GHZ的东东其实就是CPU的主频，也就是主时钟频率，单位就是MHZ。这时用来衡量一款CPU性能非常关键的指标之一。主频计算还有条公式。主频=外频×倍频系数。 单击“我的电脑”→“属性”就可以查看CPU类型和主频大小 我的电脑-属性查看cpu信息 3.CPU提到的FSB是什么 FSB就是前端总线，简单来说，这个是CPU与外界交换数据的最主要通道。FSB的处理速度快慢也会影响到CPU的性能。4.CPU提及的高速缓存指的又是什么呢?高速缓存指内置在CPU中进行高速数据交换的储存器。分一级缓存(L1Cache)、二级缓存(L2Cache)以及三级缓存(L3Cache)。