计算机组成原理题库（唐朔飞）

计算机组成原理题库

~~02|01|1|2|A0400047_010_1|871
^^通常划分计算机发展时代是以（ ）为标准的。
A、所用电子器件 B、运算速度 C、计算机结构 D、所用语言
^^A
~~02|01|1|2|A0400047_010_2|872
^^能够被计算机硬件直接识别的语言是（ ）。
A、符号语言 B、机器语言
C、汇编语言 D、机器语言和汇编语言
^^B
~~02|01|1|2|A0400047_010_3|873
^^计算机能直接执行的程序是（ ）。
A、命令文件 B、汇编程序 C、机器语言程序 D、源程序
^^C
~~02|01|1|2|A0400047_010_4|874
^^计算机内的信息都是以（ ）形式表示的。
A、BCD码 B、二进制码 C、字母码 D、符号码
^^B
~~02|01|1|2|A0400047_010_5|875
^^至今为止，计算机中的所有信息仍以二进制方式表示，其理由是（ ）。
A、节省物理器件 B、运算速度快
C、物理器件容易实现 D、信息处理方便
^^C
~~02|01|1|2|A0400047_010_6|876
^^电子计算机技术在半个世纪中虽有很大进步，但至今其运行仍遵循着一位科学家提出的基本原理。他就是（ ）。
A、牛顿 B、爱因斯坦 C、爱迪生 D、冯·诺依曼
^^D
~~02|01|1|2|A0400047_010_7|877
^^冯·诺依曼计算机的最主要特点是（ ）。
A、存储程序方式
B、采用大规模电路和超大规模电路
C、有功能强大的操作系统
D、采用Cache、主存和辅存三级存储结构
^^A
~~02|01|1|2|A0400047_010_8|878
^^冯·诺依曼机工作方式的基本特点是（ ）。
A、多指令流单数据流 B、按地址访问并顺序执行指令
C、堆栈操作 D、存储器按内容选择地址
^^B
~~02|01|1|2|A0400047_010_9|879
^^计算机能自动工作的关键是（ ）。
A、存储程序控制 B、数据传送 C、数据处理 D、操作控制
^^A
~~02|01|1|2|A0400047_010_10|880
^^主存储器通常是由（ ）构成。
A、半导体存储器 B、软磁盘 C、硬盘 D、光盘
^^A
~~02|01|1|2|A0400047_010_11|881
^^计算机中能对指令进行译码的部件是（ ）。
A、ALU B、运算器 C、控制器 D、存储器
^^C
~~02|01|1|2|A0400047_010_12|882
^^控制器是（ ）。
A、计算机中的一个完成算术运算的部件
B、计算机中的一个部件，根据指令控制运算器、存储器和I/O设备的操作
C、计算机中的一个完成逻辑运算的部件
D、计算机中的一个存放数据的部件
^^B
~~02|01|1|2|A0400047_010_13|883
^^CPU的组成中不包含（ ）。
A、存储器 B、寄存器 C、控制器 D、运算器
^^A
~~02|01|1|2|A0400047_010_14|884
^^CPU包括（ ）两部分。
A、ALU和累加器 B、ALU和控制器
C、运算器和控制器 D、ALU和主存储器
^^C
~~02|01|1|2|A0400047_010_15|885
^^存储器主要用来（ ）。
A、存放程序 B、存放数据 C、存放微程序 D、存放程序和数据
^^D
~~02|01|1|2|A0400047_010_16|886
^^在计算机中信息存储的最小单位是（ ）。
A、二进制位 B、字节 C、字 D、字长
^^A
~~02|01|1|2|A0400047_010_17|887
^^存储字是指（ ）。
A、存放在一个存储单元中的二进制代码组合
B、存放在一个存储单元中的二进制代码位数
C、存储单元的个数
D、机器指令的位数
^^A
~~02|01|1|2|A0400047_010_18|888
^^存储字长是指（ ）。
A、存放在一个存储单元中的二进制代码组合
B、存放在一个存储单元中的二进制代码位数
C、存储单元的个数
D、机器指令的位数
^^B
~~02|01|1|2|A0400047_010_19|889
^^若一台计算机的字长是4个字节，这表明该计算机（ ）。
A、能够处理的数值最大为4位十进制数
B、能够处理的数值最多由4位二进制数组成
C、在CPU中能够作为一个整体加以传送处理的二进制代码为32位
D、在CPU中运算的结果最大为2的32次方
^^C
~~02|01|1|2|A0400047_010_20|890
^^指令是（ ）。
A、发给计算机的一个个操作命令 B、通常用于构成主存的集成电路
C、计算机中一个部件 D、完成操作功能的硬件
^^A
~~02|01|1|2|A0400047_010_21|891
^^指令流（ ）。
A、从主存流向控制器 B、从控制器流向主存
C、从控制器流向控制器 D、从主存流向主存
^^A
~~02|01|1|2|A0400047_010_22|892
^^数据流（ ）。
A、从主存流向控制器 B、从控制器流向主存
C、从控制器流向运算器 D、从主存流向运算器
^^D
~~02|01|1|2|A0400047_010_23|893
^^以下设备中属于图形输入设备的是（ ）。
A、键盘 B、条形码阅读机 C、数字化仪 D、显示器
^^C
~~02|01|1|2|A0400047_010_24|894
^^以下不属于输出设备的是 。
A、显示器 B、打印机 C、扫描仪 D、绘图仪
^^C
~~02|01|1|2|A0400047_010_25|895
^^完整的计算机系统应包括（ ）。
A、运算器、存储器、控制器 B、外部设备和主机
C、主机和实用程序 D、配套的硬件设备和软件系统
^^D
~~02|01|1|2|A0400047_010_26|896
^^以下（ ）不属于系统软件。
A、数据库管理系统 B、操作系统 C、编译程序 D、某购书网站
^^D
~~02|01|1|2|A0400047_010_27|897
^^计算机系统层次结构可以分为6层，其层次之间的依存关系是（ ）。
A、上下层之间相互无关
B、上层实现对下层的功能扩展，而下层是实现上层的基础
C、上层实现对下层的功能扩展，而下层对上层有限制作用
D、上层和下层的关系是相互依存、不可分割的
^^B
~~02|01|1|2|A0400047_010_28|898
^^32位微机是指该计算机所用CPU（ ）。
A、具有32位的寄存器 B、能同时间处理32位的二进制数
C、有32个寄存器 D、能处理32个字符
^^B
~~02|01|1|2|A0400047_010_29|899
^^若一台计算机的机器字长为4字节，则表明该机器（ ）。
A、能处理的数值最大为4位十进制数
B、能处理的数值最多由4位二进制数组成
C、在CPU中能够作为一个整体处理32位的二进制代码
D、在CPU中运算的结果最大为
^^C
~~02|01|1|2|A0400047_010_30|900
^^用于科学计算的计算机中，标志系统性能的主要参数是（ ）。
A、主时钟频率 B、主存容量 C、MFLOPS D、MIPS
^^C
~~02|01|1|2|A0400047_010_31|901
^^计算机主频的倒数指的是（ ）。
A、指令周期 B、机器周期 C、时钟周期 D、存取周期
^^C
~~02|01|1|2|A0400047_010_32|902
^^当前设计高性能计算机的重要技术途径是（ ）。
A、提高CPU主频 B、扩大主存容量
C、采用非冯·诺依曼结构 D、采用并行处理技术
^^D
~~02|01|1|2|A0400047_010_33|903
^^假设某基准程序在一台计算机上的运行时间为100秒，其中80秒的时间是用来执行乘法操作的，如果希望该程序的速度提高到原来的4倍，乘法部件的速度应该是原来的（ ）倍。
A、4 B、10 C、16 D、20
^^C
~~01|01|1|2|A0400047_010_34|904
^^在下图中填入计算机硬件系统基本组成部件的名称。

计算机硬件系统基本组成框图
^^A为运算器，B为控制器，C为存储器，D为输入设备，E为输出设备
~~01|01|1|2|A0400047_010_35|905
^^主机由（ ）和（ ）组成。
^^ CPU 存储器
~~01|01|1|2|A0400047_010_36|906
^^计算机硬件系统包括CPU、（ ）和I/O设备，而CPU包含运算器和（ ）。
^^存储器 控制器（或控制单元）
~~01|01|1|3|A0400047_010_37|907
^^内存一般采用（ ）存储器件，和外存相比，它的速度（ ）、成本（ ）。
^^半导体 快 高
~~01|01|1|1|A0400047_010_38|908
^^存储器中用（ ）区分不同的存储单元。
^^地址
~~01|01|1|2|A0400047_010_39|909
^^存储器可分为内存和（ ），程序必须存于（ ），CPU才能执行其中的指令。
^^外存 内存
~~01|01|1|3|A0400047_010_40|910
^^存储器的读操作是将（ ）中的数据传送到（ ）中，该存储器位置中的原数据内容（ ）。
^^存储器 运算器 保持不变
~~01|01|1|3|A0400047_010_41|911
^^存储器的写操作是将（ ）中的数据传送到（ ）中，该存储器位置中的原数据内容（ ）。
^^运算器 存储器的某个存储单元 被替代
~~01|01|1|2|A0400047_010_42|912
^^指令的解释是由计算机的（ ）来完成的，运算器用来完成（ ）。
^^控制器 算术和逻辑运算
~~01|01|1|2|A0400047_010_43|913
^^用二进制代码表示的计算机语言称为（ ），用助记符编写的语言称为（ ）。
^^器语言 汇编语言
~~01|01|1|2|A0400047_010_44|914
^^将源程序翻译为目标程序（机器语言）的软件是（ ）或（ ）。
^^编译程序 解释程序
~~01|01|1|1|A0400047_010_45|915
^^在计算机系统的层次结构中，位于硬件系统之外的所有层次统称为（ ）。
^^虚拟机
~~01|01|1|1|A0400047_010_46|916
^^有些计算机将一部分软件永恒地存于只读存储器中，称之为（ ）。
^^固件
~~01|01|1|2|A0400047_010_47|917
^^软件和硬件在（ ）上可以是等效的，在（ ）上是不等级的。
^^功能 效率
~~01|01|1|1|A0400047_010_48|918
^^决定计算机计算精度的主要技术指标是（ ）。
^^机器字长
~~01|01|1|1|A0400047_010_49|919
^^某程序有指令数IC为条，在一台计算机上的执行时间为5秒，该计算机的MIPS是（ ）。
^^40百万条／秒
~~01|01|1|1|A0400047_010_50|920
^^某计算机平均在每个时钟周期内执行的指令条数IPC为50，机器主频为4MHz，该计算机的MIPS是（ ）。
^^200百万条／秒
~~01|01|1|1|A0400047_010_51|921
^^某计算机的时钟频率为Hz，一个程序在该计算机上执行共花费了个时钟周期，则执行该程序的时间为（ ）秒。
^^3.75
~~01|01|1|1|A0400047_010_52|922
^^某计算机的主频为100MHz，CPI为6，一个含有条指令的程序在该计算机上执行的时间为（ ）秒。
^^12
~~01|01|1|1|A0400047_010_53|923
^^假设某基准程序在·台计算机上的运行时间为100秒，其中90秒的时间是用来执行加法操作的，如果希望该程序的速度提高到原来的10倍，是否可以仅通过提高该加法部件的速度来达到?（ ）。
^^不可以
~~03|01|1|1|A0400047_010_54|924
^^在计算机上不能直接执行高级语言程序，但可以直接执行汇编语言程序。（ ）
^^错
~~03|01|1|1|A0400047_010_55|925
^^冯·诺依曼计算机的最根本特性是数据采用二进制编码，并采用二进制运算。（ ）
^^错
~~03|01|1|1|A0400047_010_56|926
^^计算机的字长是指对内存进行一次读出操作的位数。（ ）
^^对
~~03|01|1|1|A0400047_010_57|927
^^一个完整的计算机系统包括系统软件和应用软件。（ ）
^^错
~~03|01|1|1|A0400047_010_58|928
^^控制器能够识别、解释和执行所有的指令及存储结果。（ ）
^^错
~~03|01|1|1|A0400047_010_59|929
^^任何可以由软件实现的操作也可以由硬件来实现。（ ）
^^对
~~03|01|1|1|A0400047_010_60|930
^^固件就功能而言类似于软件，而从形态来说又类似硬件。（ ）
^^对
~~03|01|1|1|A0400047_010_61|931
^^在计算机系统的层次结构中，微程序级属于硬件级，其他四级都是软件级。（ ）
^^错
~~03|01|1|1|A0400047_010_62|932
^^硬件和软件具有逻辑上的等效性，通常硬件实现时速度快，成本高。（ ）
^^对
~~03|01|1|1|A0400047_010_63|933
^^决定计算机计算精度的主要技术指标是计算机的字长。（ ）
^^对
~~03|01|1|1|A0400047_010_64|934
^^计算机运算速度指标的含义是指每秒钟能执行多少条操作系统的命令。（ ）
^^错
~~03|01|1|1|A0400047_010_65|935
^^计算机的主频提高n倍，则运行某程序的时间就会相应的缩小n倍。（ ）
^^错
~~03|01|1|1|A0400047_010_66|936
^^主频最高的计算机，其运算速度也最快。（ ）
^^错
~~04|01|1|3|A0400047_010_67|937
^^吞吐量
^^是指系统在单位时间内处理请求的数量。
~~04|01|1|4|A0400047_010_68|938
^^响应时间
^^指天下系统对请求作出响应的时间，响应时间是CPU时间（运行一个程序所花的时间）与等待时间（用于磁盘访问、存储器访问、I/O操作、操作系统开销等时间）的总和。
~~04|01|1|3|A0400047_010_69|939
^^总线带宽
^^指总线的数据传输速率，即单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。
~~04|01|1|3|A0400047_010_70|940
^^时钟周期
^^由硬件技术和计算机组成决定。
~~04|01|1|3|A0400047_010_71|941
^^程序指令
^^由指令集的系统结构和编译器决定。
~~05|01|1|8|A0400047_010_72|942
^^按照冯·诺依曼原理，现代计算机应具备哪些功能？
^^按照冯·诺依曼提出的原理，计算机必须具有以下功能：
●输入／输出功能。计算机必须有能力把原始数据和解题步骤接收下来（输入），把计算结果与计算过程中出现的情况告诉（输出）给使用者。
●记忆功能。计算机应能够“记住”原始数据和解题步骤以及解题过程中的一些中间结果。
●计算功能。计算机应能进行一些最基本的运算，这些基本运算组成人们所需要的一些计算。
●判断功能。计算机在进行一步操作之后，应能从预先无法确定的几种方案中选择一种操作方案。
●自我控制功能。计算机应能保证程序执行的正确性和各部件之间的协调性。
~~05|01|1|8|A0400047_010_73|943
^^冯·诺依曼计算机体系结构的基本思想是什么？按此思想设计的计算机硬件系统应由哪些部件组成？它们各起什么作用？
^^冯·诺依曼计算机体系的基本思想是存储程序，也就是将用指令序列描述的解题程序与原始数据一起存储到计算机中。计算机只要一启动，就能自动地取出一条条指令并执行，直至程序执行完毕，得到计算结果为止。按此思想设计的计算机硬件系统包含运算器、控制器、存储器、输入设备和输出设备五个基本部件，
●运算器用来进行数据变换和各种运算。
●控制器则为计算机的工作提供统一的时钟，对程序中的各基本操作进行时序分配，并发出相应的控制信号，驱动计算机的各部件按节拍有序地完成程序规定的操作内容。
●存储器用来存放程序、数据及运算结果。
●输入／输出设备接收用户提供的外部信息或用来向用户提供输出信息。
~~05|01|1|8|A0400047_010_74|944
^^指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？
^^通常完成一条指令可分为取指阶段和执行阶段。在取指阶段通过访问存储器可将指令取出；在执行阶段通过访问存储器可将操作数取出。这样虽然指令和数据都是以二进制代码形式存放在存储器中，但CPU可以判断在取指阶段访问存储器读出的二进制代码是指令，而在执行阶段访问存储器读出的二进制代码是数据。
~~05|01|1|8|A0400047_010_75|945
^^什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？
^^存储容量是指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字是指作为运算操作对象的计算机字。
指令字是指代表一条指令或指令的一部分的计算机字。
~~05|01|1|8|A0400047_010_76|946
^^某计算机的时钟频率为15MHz，处理器速率为10MIPS，该计算机的CPI是多少？
^^这里计算机的主频=15MHz，处理器速率为10MIPS，MIPS=主频/CPI，所以CPI=主频／MIPS= /（）=l.5。
~~05|01|1|10|A0400047_010_77|947
^^一台计算机A的主频为4GHz，在其上运行一个程序需要10秒。现要求硬件人员设计一台新的计算机B，使该程序在它上面的运行时间缩短为6秒。设计人员发现主频可以得到大幅提高，但主频的提高会对CPU其他部分的设计造成一些不利影响。最终的结果是使得计算机B运行这个程序所需的时钟周期是在计算机A上运行时的1.2倍。那么硬件设计人员应该怎样设计计算机B的时钟周期呢？
^^计算机A的主频为4GHz，其时钟周期=1/主频=1/（）秒= 秒。
程序在计算机A上运行时所需要的时钟周期数=10秒／时钟周期= 个时钟周期。
依题意，在计算机B上行该程序的时钟周期数，即个时钟周期。
计算机B的时钟周期=6秒／时钟周期数=6/（）= 秒，所以计算机B的主频=l／时钟周期=l/（）=周期／秒，即8GHz。所以要满足题中要求，计算机B的主频应提高2倍。
~~05|01|1|8|A0400047_010_78|948
^^有两台计算机A和B。计算机A的时钟周期为250ps，某个程序在计算机A上运行时的CPI为2。计算机B的时钟周期为500ps，同一程序在计算机B上运行时的CPI为1.2。对这个程序而言，哪台计算机的速度更快？
^^设该程序的指令条数为。
计算机A运行该程序的时钟周期数
计算机B运行该程序的时钟周期数
汁算机A运行该程序的时问=时钟周期数×时钟周期
计算机B运行该程序的时间=时钟周期数×时钟周期
从中看出计算机A比计算机B的速度快。
~~05|01|1|9|A0400047_010_79|949
^^某个程序的性能参数如下表所示，回答以下问题。
（1）哪台计算机的MIPS值更高？
（2）哪台计算机更快？
某个程序的性能参数
参数 计算机A 计算机B
指令数（条） 100亿 80亿
时钟频率（ Hz） 4GHz 4GHz
CPI（时钟周期数，每条指令） 1.0 1.1
^^（1） =主频/CPI= 4GHz/1.0=4M百万条／秒。=主频/CPI=4GHz/1.1=4MMHz/1.13.64M百万条／秒，所以计算机A的MIPS更高。
（2） CPU执行时间气=（IC×CPI），主频，同一程序的指令数IC是相同的，所以有：CPU执行时间执行时间（ ）/（×）=l.0/1.1<1，所以计算机A的速度更快。
~~05|01|1|8|A0400047_010_80|950
^^给定一个用Java编写的程序，它在一个桌面计算机上运行需要l5秒。而如果使用一种新的Java编译器，生成的指令数仅是原来的60%，但它将CPI增加为原来的1.1倍，那么使用新的编译器执行该程序需要多长时间？
^^CPU执行时间=（指令数CPI）／主频，即主频=（指令数×CPI）/CPU执行时间。使用一种新的Java编译器并不改变计算机的主频，所以：
（指令数CPI）/CPU执行时间=（）/CPU执行
（ll）/15秒=0.61.1/CPU执行
CPU执行=（0.61.115秒）/（1×1）=9.9秒
使用新的编译器执行该程序需要9.9秒的时间。
~~02|02|1|2|A0400047_010_81|951
^^若十进制数为13 2.75，则相应的十六进制数为（ ）。
A、21.3 B、84.C C、24.6 D、84.6
^^B
~~02|02|1|2|A0400047_010_82|952
^^十进制数125对应的十六进制数是（ ）。
A、7D B、82 C、7A D、7C
^^A
~~02|02|1|2|A0400047_010_83|953
^^若十六进制数为A3.5，则相应的十进制数为（ ）。
A、172.5 B、179.3125 C、163.3125 D、188.5
^^C
~~02|02|1|2|A0400047_010_84|954
^^若十六进制数为B5.4，则相应的十进制数为（ ）。
A、176.5 B、176.25 C、181.25 D、181.5
^^C
~~02|02|1|2|A0400047_010_85|955
^^十六进制数6AD对应的十进制数是（ ）。
A、1806 B、1709 C、1526 D、 2045
^^B
~~02|02|1|2|A0400047_010_86|956
^^若十进制数为137.5，则其八进制数为（ ）。
A、89.8 B、211.4 C、211.5 D、1011111.101
^^B
~~02|02|1|2|A0400047_010_87|957
^^若二进制数为1111.101，则相应的十进制数为（ ）。
A、15.625 B、15.5 C、14.625 D、14.5
^^A
~~02|02|1|2|A0400047_010_88|958
^^下列不同进制的数中，最大的是（ ）。
A、(0.101)2 B、(0.62)10 C、(0.52)8 D、(0.75)16
^^C
~~02|02|1|2|A0400047_010_89|959
^^以下数中最小的数为（ ）。
A、(101001)2 B、(52)8 C、(101001)BCD D、(233)16
^^C
~~02|02|1|2|A0400047_010_90|960
^^“春”字的机内码为B4BAH，由此可以推算它在GB231280国家标准中所在的区码是（ ）。
A、19 B、20 C、3 D、35
^^B
~~02|02|1|2|A0400047_010_91|961
^^关于ASCII编码的正确描述是（ ）。
A、使用8位二进制代码，最右边一位为l
B、使用8位二进制代码，最左边一位为0
C、使用8位二进制代码，晟右边一位为0
D、使用8位二进制代码，最左边一位为1
^^B
~~02|02|1|2|A0400047_010_92|962
^^以下是十进制数85的BCD码的是（ ）。
A、0000 1000 0101 1101 B、0000 1000 0101 1100
C、1111 1000 0101 1101 D、1000 0101 0000 1101
^^A
~~02|02|1|2|A0400047_010_93|963
^^以下说明有误差的是（ ）。
A、任何二进制整数都可以用十进制表示
B、任何二进制小数都可以用十进制表示
C、任何十进制整数都可以用二进制表示
D、任何十进制小数都可以用二进制表示
^^D
~~02|02|1|2|A0400047_010_94|964
^^显示汉字采用点阵字库，若每个汉字用1616的点阵表示，则7500个汉字的字库容量是（ ）。
A、16KB B、240KB C、320KB D、1MB
^^B
~~02|02|1|2|A0400047_010_96|966
^^9位原码（含1位符号位）能表示的数据个数是（ ）。
A、10 B、9 C、511 D、512
^^C
~~02|02|1|2|A0400047_010_97|967
^^（n为正整数），它的模是（ ）。
A、 B、 C、1 D、2
^^D
~~02|02|1|2|A0400047_010_98|968
^^（n为正整数），它的模是（ ）。
A、 B、 C、2n+1 D、2n-1
^^A
~~02|02|1|2|A0400047_010_99|969
^^若0.1101010，则（ ）。
A、1.0010101 B、1.0010110 C、0.0010110 D、0.1101010
^^D
~~02|02|1|2|A0400047_010_100|970
^^若1.1101010，则（ ）。
A、1.0010101 B、1.0010110 C、0.0010110 D、0.1101010
^^B
~~02|02|1|2|A0400047_010_101|971
^^假定一个十进制数为66，按补码形式存放在一个8位寄存器中，该寄存器的内容用十六进制表示为（ ）。
A、C2H B、BEH C、BDH D、42H
^^B
~~02|02|1|2|A0400047_010_103|973
^^设寄存器位数为8位，机器数采用补码形式表示（含l位符号位），则十进制数26存放在寄存器中的内容为（ ）。
A、26H B、9BH C、E6H D、5AH
^^C
~~02|02|1|2|A0400047_010_104|974
^^设机器数采用补码表示（含1位符号位），若寄存器内容为9BH，则对应的十进制数为（ ）。
A、27 B、97 C、101 D、155
^^C
~~02|02|1|2|A0400047_010_105|975
^^若寄存器内容为10000000，若它等于0，则为（ ）。
A、原码 B、补码 C、反码 D、移码
^^A
~~02|02|1|2|A0400047_010_106|976
^^若寄存器内容为11111111，若它等于+127，则为（ ）。
A、原码 B、补码 C、反码 D、移码
^^D
~~02|02|1|2|A0400047_010_107|977
^^若寄存器内容为11111111，若它等于1，则为（ ）。
A、原码 B、补码 C、反码 D、移码
^^B
~~02|02|1|2|A0400047_010_108|978
^^若寄存器内容为00000000，若它等于128，则为（ ）。
A、原码 B、补码 C、反码 D、移码
^^D
~~02|02|1|2|A0400047_010_109|979
^^下列为8位移码机器数，当求时，（ ）将会发生溢出。
A、11111111 B、00000000 C、10000000 D、0lllllll
^^B
~~02|02|1|2|A0400047_010_110|980
^^若寄存器内容为10000000，若它等于128，则为（ ）。
A、原码 B、补码 C、反码 D、移码
^^B
~~02|02|1|2|A0400047_010_111|981
^^个16位无符号二进制数的表示范围是（ ）。
A、0~5536 B、0~65535 C、32768～32767 D、32768～32768
^^B
~~02|02|1|2|A0400047_010_112|982
^^若定点整数为64位，含1位符号位，采用补码表示，则所能表示的绝对值最大负数为（ ）。
A、 B、 C、 D、
^^C
~~02|02|1|2|A0400047_010_113|983
^^n位定点整数表示的最大值是（ ）。
A、 B、 C、 D、
^^D
~~02|02|1|2|A0400047_010_114|984
^^若定点整数64位，含1位符号位，采用补码表示，则所能表示的最大正数为（ ）。
A、 B、 C、 D、
^^D
~~02|02|1|2|A0400047_010_115|985
^^定点小数的反码，表示的数值范围是（ ）。
A、 B、
C、 D、
^^C
~~02|02|1|2|A0400047_010_116|986
^^个n+1位整数x原码的数值范围是（ ）。
A、 B、
C、 D、
^^D
~~02|02|1|2|A0400047_010_117|987
^^设，当满足（ ）时，x<l/2成立。
A、必须为1，至少有一个为l B、必须为1，任意
C、必须为0，至少有一个为l D、必须为0，任意
^^D
~~02|02|1|2|A0400047_010_118|988
^^设，当满足（ ）时，x>1/2成立。
A、必须为1，至少有一个为1 B、必须为1，任意
C、必须为0，至少有一个为1 D、必须为0，任意
^^A
~~02|02|1|2|A0400047_010_119|989
^^若，其中 (1≤≤6)取0或1，若要x>32，应当满足（ ）。
A、为0，其他各位任意 B、为1，其他各位任意
C、为1，中至少有一位为l D、为0，中至少有一位为1
^^C
~~02|02|1|2|A0400047_010_120|990
^^在下列有关补码和移码关系的叙述中，（ ）是不正确的。
A、相同位数的补码利移码表示具有相同的数据表示范围
B、零的补码和移码表示相同
C、同一个数的补码和移码表示，其数值部分相同，而符号相反
D、一般用移码表示浮点数的阶，而补码表示定点整数
^^B
~~02|02|1|2|A0400047_010_123|993
^^以下（ ）表示法主要用来表示浮点数中的阶码。
A、原码 B、补码 C、反码 D、移码
^^D
~~02|02|1|2|A0400047_010_126|996
^^假定采用IEEE 754单精度浮点数格式表示一个数为45100000H，则该数的值是（ ）。
A、 B、
C、 D、
^^B
~~02|02|1|2|A0400047_010_127|997
^^设某浮点数共12位，其中阶码含l位阶符（共4位），以2为底，补码表示；尾数含l位数符（共8位），补码表示，规格化，则该浮点数所能表示的最大正数是（ ）。
A、 B、 C、 D、
^^D
~~02|02|1|2|A0400047_010_128|998
^^在IBM 370的短浮点数格式中，点位数为32位，左边第一位（）为数符，随后7位（～）为阶码，用移码表示，偏置常数为64，右边24位（～）为6位利用十六进制原码小数表示的尾数，采用规格化形式表示。若将十进制数265.625用该浮点数格式表示，则应表示为（ ）（用十六进制形式表示）。
A、C3109A00H B、43109A00H C、83109A00H D、03109A00H
^^A
~~02|02|1|2|A0400047_010_129|999
^^假定两种浮点数表示格式的位数都是32位，但格式1的阶码长、尾数短，而格式2的阶码短、尾数长，其他所有规定都相同，则它们可表示的数的精度和范围为（ ）。
A、两者可表示的数的范围和精度均相同
B、格式1可表示的数的范围小，但精度高
C、格式2可表示的数的范围小，但精度高
D、格式l可表示的数的范围大，且精度高
^^C
~~02|02|1|2|A0400047_010_130|1000
^^4个数00001111、11110000、0000000、11111111的码距是（ ）。
A、1 B、2 C、3 D、4
^^D
~~02|02|1|2|A0400047_010_131|1001
^^关于奇偶校验功能的正确描述是（ ）。
A、能检测奇数个错
B、能检测偶数个错
C、奇校验可检测奇数个错，偶校验可检测偶数个错
D、能计算出奇数个错的个数
^^A
~~02|02|1|2|A0400047_010_133|1003
^^假定下列字符编码中含有奇偶检验位，但没有发生数据错误，那么采用奇校验的字符编码是（ ）。
A、1010011 B、01100110 C、00110001 D、 00110101
^^C
~~02|02|1|2|A0400047_010_134|1004
^^若采用偶校验方法，当收到的ASCII码数据位为10101001时，可以断定（ ）。
A、未出错 B、出现偶数个位错
C、未出错或出现偶数个位错 D、出现奇数个位错
^^C
~~02|02|1|2|A0400047_010_135|1005
^^用1位奇偶校验能检测出1位主存错误的百分比为（ ）。
A、0% B、25% C、50% D、100%
^^D
~~02|02|1|2|A0400047_010_136|1006
^^以下能够发现两位错误并能纠正1位错误的编码是（ ）。
A、CRC码 B、海明码 C、偶校验码 D、奇校验码
^^B
~~02|02|1|2|A0400047_010_137|1007
^^设信息序列有16位，若构成能纠正一位错发现两位错的海明码，至少需要（ ）位校验位。
A、4 B、5 C、6 D、7
^^C
~~02|02|1|2|A0400047_010_138|1008
^^在CRC校验中，接收端检查出某位数据错误后，纠正的方法是（ ）。
A、请求重新发送 B、删除数据
C、通过余数的值由接收端自行纠正 D、以上均可以
^^D
~~02|02|1|2|A0400047_010_139|1009
^^采用CRC校验码时，若生成多项式G（X）= +X+1，则对应的二进制编码为（ ）。
A、11000 B、10010 C、11111 D、10011
^^D
~~02|02|1|2|A0400047_010_140|1010
^^采用CRC校验码时，若生成多项式G（X）=+X+1，对应的校验位的位数是（ ）位。
A、3 B、4 C、7 D、15
^^B
~~02|02|1|2|A0400047_010_141|1011
^^在大量数据传送中常用且有效的检验法是（ ）。
A、海明码校验 B、偶校验 C、奇校验 D、CRC校验
^^D
~~02|02|1|2|A0400047_010_142|1012
^^以下关于校验码的叙述中正确的是（ ）。
I．校验码的码距必须大于2
II．校验码的码距越大，检测和纠错能力越强
III．增加奇偶校验位的位数可以提高奇偶校验的正确性
IV．采用奇偶校验可以检测出一位数据错误的位置并加以纠正
V．采用海明校验可以检测出一位数据错误的位置并加以纠正
VI．CRC码是通过模2除法运算来建立数据和校验位之间的约定关系的
A、仅I、II、V B、仅II、IV、VI
C、仅I、V、VI D、仅II、V、VI
^^D
~~01|02|1|1|A0400047_010_143|1013
^^与二进制数101.0101l等值的十六进制数为（ ）。
^^5.58H
~~01|02|1|1|A0400047_010_144|1014
^^十进制数2004.625等值于八进制数（ ）。
^^3724.5
~~01|02|1|1|A0400047_010_145|1015
^^（2004）16+（32）16的结果对应的八进制数是（ ）。
^^（20066）8
~~01|02|1|1|A0400047_010_146|1016
^^运算式（2008）10（3723）8的结果对应的二进制数是（ ）。
^^（101）2
~~01|02|1|3|A0400047_010_147|1017
^^十进制数256.625转化成二进制数为（ ），转换为八进制数为（ ），转换为十六进制数为（ ）。
^^100000000.101 400 5 100.A
~~01|02|1|1|A0400047_010_148|1018
^^437的BCD码是（ ）。
^^0l00 0011 0111 1100
~~01|02|1|4|A0400047_010_149|1019
^^8位寄存器中存放的二进制整数（最高位为符号位），其内容全为1，当它为原码、补码、反码和移码表示时所对应的十进制真值分别是（ ）、（ ）、（ ）和（ ）。
^^127 －l －0 127
~~01|02|1|1|A0400047_010_150|1020
^^设，当它为负数时其补码和反码的关系是（ ）。
^^
~~01|02|1|3|A0400047_010_151|1021
^^真值1011010的原码、反码和补码分别是（ ）、（ ）、（ ）。
^^11011010 10100101 10100110
~~01|02|1|3|A0400047_010_152|1022
^^真值0.0110110的原码、反码和补码分别是（ ）、（ ）、（ ）。
^^1.0110110 1.1001001 1.1001010
~~01|02|1|2|A0400047_010_153|1023
^^对于定点小数，8位补码（含l位符号位）可表示的最小数为（ ），最大数为（ ）。
^^l
~~01|02|1|2|A0400047_010_154|1024
^^对于定点整数，8位补码（含l位符号位）可表示的最小数为（ ），最大数为（ ）。
^^128 127
~~01|02|1|2|A0400047_010_155|1025
^^在二进制浮点数表示中，（ ）的位数越多则数的表示范围越大，（ ）的位数越多则数的精度越高。
^^阶码 尾数
~~01|02|1|2|A0400047_010_156|1026
^^二进制规格化浮点数的尾数M的绝对值范围为（ ）≤|M|≤（ ）。
^^1/2 1
~~01|02|1|1|A0400047_010_157|1027
^^对于正数，二进制规格化浮点数的尾数M的形式是（ ）。
^^
~~01|02|1|1|A0400047_010_158|1028
^^对于补码表示的负数，二进制规格化浮点数的尾数M的形式是（ ）。
^^
~~01|02|1|1|A0400047_010_159|1029
^^在IEEE 754标准浮点数表示中，float能表示的最小数是（ ）。
^^
~~01|02|1|1|A0400047_010_160|1030
^^在IEEE 754标准浮点数表示中，double表示最小数是（ ）。
^^
~~01|02|1|2|A0400047_010_161|1031
^^设某浮点数格式为：基数为2，阶码为7位补码（包含1个符号位），尾数为9位原码（包含1个符号位）。x=+13.25，y=l/8，则x和y的规格化浮点机器数分别为（ ）和（ ）。
^^0.11010100 1.10000000
~~01|02|1|1|A0400047_010_162|1032
^^两个合法码字对应位上编码不同的位数称为（ ）。
^^码距
~~01|02|1|2|A0400047_010_163|1033
^^能够发现数据错误的编码称为（ ），具体做法是在码字中加入（ ）。
^^校验码 校验位
~~01|02|1|2|A0400047_010_164|1034
^^奇偶校验码可以发现（ ）位错，但不能确定是哪位出错，同时也不能发现（ ）位错。
^^奇数 偶数
~~01|02|1|2|A0400047_010_165|1035
^^海明校验码可以发现（ ）位错，并自动纠正（ ）位错。
^^2 1
~~01|02|1|1|A0400047_010_166|1036
^^采用海明码纠正一位差错，若信息位为4位，则校验位至少应为（ ）位。
^^3
~~01|02|1|1|A0400047_010_167|1037
^^如果CRC的生成多项式为G（x）=+x+1，信息码字为10110，则计算机的CRC校验码是（ ）。
^^1011011
~~03|02|1|1|A0400047_010_168|1038
^^在所有的进位计数制中，整数部分最低位的权都是1。（ ）
^^对
~~03|02|1|1|A0400047_010_169|1039
^^某R进位计数制，其左边一位的权是其相邻的右边一位的权的R倍。（ ）
^^对
~~03|02|1|1|A0400047_010_170|1040
^^任意的二进制有限小数都可以转换成对应的十进制有限小数。（ ）
^^对
~~03|02|1|1|A0400047_010_171|1041
^^任意的八进制有限小数不一定都可以转换成对应的二进制有限小数。（ ）
^^错
~~03|02|1|1|A0400047_010_172|1042
^^任意的十六进制有限小数不一定都可以转换成对应的十进制有限小数。（ ）
^^错
~~03|02|1|1|A0400047_010_173|1043
^^任意的十进制有限小数都可以转换成对应的八进制有限小数。（ ）
^^错
~~03|02|1|1|A0400047_010_174|1044
^^真值0的原码、反码和补码表示是唯一的。（ ）
^^错
~~03|02|1|1|A0400047_010_175|1045
^^在真值0的表示方法中，补码和移码表示是唯一的。（ ）
^^对
~~03|02|1|1|A0400047_010_176|1046
^^在原码、反码和补码表示中补码的表示范围最大。（ ）
^^对
~~03|02|1|1|A0400047_010_177|1047
^^定点数的小数点位置必须事先约定，约定后可放在任何位置。（ ）
^^错
~~03|02|1|1|A0400047_010_178|1048
^^移码的特点是编码保持了数据原有的大小顺序。（ ）
^^对
~~03|02|1|1|A0400047_010_179|1049
^^与定点数相比，在位数相同的情况下，浮点数表示范围大、精度高。（ ）
^^错
~~03|02|1|1|A0400047_010_180|1050
^^对应的IEEE 754单精度表示是1 10000100 00011000000000000000000。（ ）
^^对
~~03|02|1|1|A0400047_010_181|1051
^^浮点数的阶码常用补码表示。（ ）
^^错
~~03|02|1|1|A0400047_010_182|1052
^^浮点数的尾数常用移码表示。（ ）
^^错
~~03|02|1|1|A0400047_010_183|1053
^^浮点数的取值范围由阶码的位数决定，而精度由尾数的位数决定。（ ）
^^对
~~03|02|1|1|A0400047_010_184|1054
^^奇校验能够纠正一个错误位。（ ）
^^错
~~03|02|1|1|A0400047_010_185|1055
^^海明码能够检测并纠正两位错误。（ ）
^^错
~~03|02|1|1|A0400047_010_186|1056
^^为具有8个二进制数据位的海明码能够检测两位错误，并能自动纠正一位错误，则校验位的个数最小为4。（ ）
^^对
~~03|02|1|1|A0400047_010_187|1057
^^CRC纠错的能力与使用的生成多项式G（x）相关。（ ）
^^对
~~03|02|1|1|A0400047_010_188|1058
^^在CRC码中，若G（x）=+x+1，且二进制数100101的CRC码为1001010111，则表示没有错误发生。（ ）
^^错
~~05|02|1|8|A0400047_010_189|1059
^^用二进制数表示一个4位十进制的整数时最少需要几位，最多需要几位（不含符号位）。
^^设最少需要n位，最小的4位十进制数为1000，则=1000，n10位。
设最多需要m位，最大的4位十进制数为9999，则=9999，m14位。
~~05|02|1|8|A0400047_010_190|1060
^^给出以下各种数制的数中最大的数。
（1）（1001011） （2）（204） （3）（112） （4）（75） （5）（4F）
^^将各数均转换为十进制数：（1001011）=75，（204） =76，（112）=74，（75）=75，
（4F）=79。最大的数是（4F）。
~~05|02|1|7|A0400047_010_191|1061
^^真值和机器数的关系是什么？
^^在计算机内部用二进制编码表示的数称为机器数，而机器数真正的值（即原来带有正负号的数）称为机器数的真值。
~~05|02|1|7|A0400047_010_192|1062
^^在高级语言编程中所定义的unsigned型数据是怎么表示的？
^^unsigned型数据就是无符号数，不考虑符号位，直接用二进制对数值位进行编码得到的就是无符号数。
~~05|02|1|8|A0400047_010_193|1063
^^在高级语言编程中定义的shorUint/long型数据是怎么表示的？
^^int型数据就是定点整数，现代计算机一般用补码表示，int型数据的位数与运行平台和编译器有关，一般是32位（如Visual C++）或16位（如Turbo C）。long型数据和short型数据也都是定点整数，用补码表示，只是位数不同，分别是长整型和短整型。
~~05|02|1|8|A0400047_010_194|1064
^^为什么现代计算机都用补码来表示整数？
^^补码表示定点整数时，和原码、反码相比，具有以下好处。
●符号位可以和数值位—起参加运算。
●可以用加法方便地实现减法运算。
●零的表示唯一。
●可以多表示一个最小负数。
~~05|02|1|8|A0400047_010_195|1065
^^n位二进制补码整数的模是多少？数的表示范围是什么？
^^n位二进制补码整数的模是，表示只保留低n位，多于n位的高位部分取模后要被丢弃掉。这种形式的数的范围为。
~~05|02|1|9|A0400047_010_196|1066
^^设机器字长为8位（含1位符号位），求以下各数的原码、补码和反码。
（1） 35/64 （2） 23/128
^^（1）35/64=100011=0.100011， =1.1000110， =1.0111010， =l.0111001。
（2）23/128=10111=0010111，=0.0010111，=0.0010111，=1.0010111。
~~05|02|1|9|A0400047_010_197|1067
^^设机器字长为8位（含1位符号位），求下列数的原码、补码和反码。
（1） 127 （2）一1
^^（1）127=1111111，=11111111，=10000001，=10000000.
（2）1=00000001，=10000001，=11111111，=11111110。
~~05|02|1|9|A0400047_010_198|1068
^^。求证，其中为符号位。
^^当x为正小数时，=0，因为正数的补码等于正数本身，所以有成立。
当x为负小数时，即，=l，所以l≤2+x≤2，根据补码定义有：（mod2）=2+x=2+x成立。
~~05|02|1|7|A0400047_010_199|1069
^^为什么浮点数的阶码通常采用移码表示？
^^因为移码便于比较，正数符号位为1，负数的符号位为0，编码大的数其值也大另外移码便于实现加减运算。移码的最小值正好是机器0。
~~05|02|1|7|A0400047_010_200|1070
^^何谓浮点规格化？为什么要进行浮点数的规格化？
^^将一个浮点数转化为规格化形式的过程称为浮点数规格化。浮点数的规格化是为了提高运算精度，使尾数的有效数字尽可能占满已有的位数，同时也使计算机实现浮点运算时有一个统一固定的标准形式。
~~05|02|1|7|A0400047_010_201|1071
^^如何识别浮点数的正负？浮点数所能表示的数值范围和精度取决于什么？
^^一个浮点数的正负由其尾数的符号位确定。浮点数阶码的位数决定了浮点数的表示范围，而尾数的位数决定了浮点数的精度。阶码的位数越多，浮点数表示的数值范围就越大，尾数的位数越多，浮点数的精度就越高。
~~05|02|1|7|A0400047_010_202|1072
^^在高级语言编程中定义的float/double型数据是怎么表示的？
^^float型数据是用来表示实数的浮点数。现代计算机用IEEE 754标准表示浮点数其中32位单精度浮点数就是float型，64位双精度浮点数就是double型。
~~05|02|1|7|A0400047_010_203|1073
^^某机器字长为32位，定点表示，尾数31位，数符l位，问：
（1）利用定点原码整数表示时，最大正数是多少？最小负数是多少？
（2）利用定点原码小数表示时，最大正数是多少？最小负数是多少？
^^（1）利用定点原码整数表示时，最大正数值= ，最小负数值=。
（2）利用定点原码小数表示时，最大正数值= ，最小负数值= 。
~~05|02|1|7|A0400047_010_204|1074
^^将十进制数0.3125表示成二进制浮点规格化数，阶码3位（含1位符号），
尾数5位（含l位符号），尾数和阶码均用补码表示。
^^，规格化后为l.1010，尾数1.1010的补码表示为1.0110，阶码101的补码表示为111，所以十进制数0.3125对应的二进制浮点规格化数为1.0110。
~~05|02|1|8|A0400047_010_205|1075
^^在IBM 370的短浮点数格式中，总位数为32位，左边第一位（）为数符，随后7位（）为阶码，用移码表示，偏置常数为64，右边24位（）为6位利用十六进制原码小数表示的尾数，采用规格化形式。若将十进制数260.125用该浮点数格式表示，则应表示成什么（用十六进制形式表示）?
^^因为在IBM 370的短浮点数格式中，尾数采用十六进制原码表示，所以浮点数的基数是16。在进行数据转换时，要转化成十六进制形式，即：
因此，浮点数的符号位为1（负数），阶为3，用7位移码表示为64+3=，则浮点数的前面8位为，对应的十六进制为C3H。尾数部分的6位十六进制数为：104200H（没有隐含位1），所以，该数的浮点数表示为：C3104200H。
~~05|02|1|7|A0400047_010_206|1076
^^将下面数字十六进制IEEE 754单精度数转换成十进制数。
41F00000
^^41F00000H=0100 0001 1111 0000 0000 0000 0000 0000
=0，10000011，11100000000000000000000
所以，， e=10000011， m=111，对应的IEEE 754单精度数为，对应的十进制数为63。
~~05|02|1|7|A0400047_010_207|1077
^^将下面数字十六进制IEEE 754单精度数转换成十进制数。
BF600000
^^BF600000H=10111111 0110 0000 0000 0000 0000 0000
=1，01111110，11000000000000000000000
所以，=1，e=01111110．m=11， 对应的IEEE 754单精度数为
，对应的十进制数为0.875。
~~05|02|1|7|A0400047_010_208|1078
^^将下面数字十六进制IEEE 754单精度数转换成十进制数。
3F800000
^^3F800000H=001111111000 0000 0000 0000 0000 0000
=0，01111111，00000000000000000000000
所以，， e=01111111， m=0， 对应的IEEE 754单精度数为
，对应的十进制数为1。
~~05|02|1|8|A0400047_010_209|1079
^^在IBM 370的短浮点数格式中，总位数为32位，左边第一位（）为数符，随后7位（）为阶码，用移码表示，偏置常数为64，右边24位（）为6位利用十六进制原码小数表示的尾数，采用规格化形式。假定一个数表示成该浮点数格式为40100110H（用十六进制数表示），则该数的真值是多少？
^^先将十六进制数展开为二进制数，45100110H =（0100 010100010000 0000000100010000），按照IBM 370短浮点数格式进一步表示为；（0，1000101，000100000000000100010000），从中看到以下信息。
●符号住为：0。
●阶码为：（1000101）=64+5，所以阶的值为5。
●尾数为：（0.0001 0000 0000 0001 0001 0000）=。
所以其真值为：。
~~05|02|1|8|A0400047_010_210|1080
^^把十进制数x=（+128.75）写成浮点表示的机器数，其中阶码、尾数分别用原码、反码和补码表示。设阶码4位，阶符1位，尾数15位，尾数符号1位。
^^ x=（+128.75），则=10010 0100000001100000，=111010 100000001100000，=111100100000001100000。其中，各数序依次表示阶符、阶码、数符和尾数。
~~05|02|1|8|A0400047_010_211|1081
^^设浮点数的格式如下（阶码和尾数均用补码表示，基数为2）。

（1）将27/64转换为浮点数。
（2）将27/64转换为浮点数。
^^（1）27/64=11011=0.011011=0.110110000，阶码补码为：1111，尾数补码为0l10110000，机器数为1111，0110110000。
（2）27/64=11011=0.011011=0.11011，阶码补码为：1111，尾数补码为：1001 010000，机器数为1111.1001010000
~~05|02|1|8|A0400047_010_212|1082
^^有一个字长为32位的浮点数，阶码10位（包括1位阶符），用移码表示尾数22位（包括1位尾符）用补码表示，基数。请写出：
（1）其所能表示的最大数，用二进制表示。
（2）其所能表示的最小数，用二进制表示。
（3）规格化数所能表示的数的范围。
（4）最接近于零的正规格化数与负规格化数。
^^（1）最大数的二进制表示为（1111111111，0111111111111111111111）。
（2）最小数的二进制表示为（1111111111，1000000000000000000000）。
（3）规格化数所能表示的数的范围为（1111111111，0111111111111111111111）
（0111111111，1000000000000000000000）。
（4）最接近于零的正规格化数为0000000000，0000000000000000000001，最接近于零的负规格化数为0000000000，1111111111111111111111。
~~05|02|1|7|A0400047_010_213|1083
^^某数据为10101010，若采用奇校验，其校验位是多少？若采用偶校验，其校验位是多少？
^^8位数据10101010中有4个1，即为偶数个1，所以奇校验位为1，偶校验位为0。
~~05|02|1|7|A0400047_010_214|1084
^^奇偶校验法能否定位检测发生错误的信息位？是否具有纠错功能？
^^奇偶校验法不能定位发生错误的信息位，只能检测奇数个错误位，不能检测出偶数个错误位，且没有纠错能力。
~~05|02|1|8|A0400047_010_215|1085
^^简述海明码实现检错、纠错的基本原理？为什么能发现并改正一位错，也能发现两位错，校验位和数据位在位数上应满足什么条件？
^^海明码的基本原理是将k个数据再加上r个校验位，从而形成k+r位的新码字，使新码字的码距均匀地拉大。把数据的每一个二进制位分配到几个不同的偶校验位的组合中，当一位出错时会引起相关的几个校验位的值发生变化，从而可能发现出错，还能指出是哪一位错，从而进行纠错。
校验位的位数r和数据位的位数k应满足条件：k+r+1≤。在此条件下，不但能发现并纠正一位错，还能同时发现两位错。
~~05|02|1|8|A0400047_010_216|1086
^^简述海明校验码的编码规则。
^^若海明码的最高位号为m，最低位号为1，即，则海明码的编码规则如下。
（1）校验位与数据位之和为m，每个校验位在海明码中被分在位号的位置上，其余各位为数据位，并按从低向高逐位依次排列的关系分配各数据位。
（2）海明码的每一位位码（包括数据位和校验位）由多个校验位校验，其关系是被校验的每一位位号要等于校验它的各校验位的位号之和。
~~05|02|1|7|A0400047_010_217|1087
^^简述CRC码的纠错原理。
^^CRC码是一种纠错能力较强的编码。在进行校验时，将CRC码多项式与生成多项式G（X）相除，若余数为0，则表明数据正确；当余数不为0时，说明数据有错。只要选择适当的生成多项式G（X），则余数与CRC码出错位的对应关系是广定的，由此可以用余数作为依据判断出错位置，从而纠正错码。
~~02|03|1|2|A0400047_010_218|1088
^^补码整数1001 0101右移一位后的值为（ ）。
A、0100 1010 B、0100 10101
C、1000 1010 D、1100 1010
^^D
~~02|03|1|2|A0400047_010_219|1089
^^补码整数0101 0101左移2位后的值为（ ）。
A、0100 0111 B、0101 0100
C、 0100 0110 D、0101 0101
^^B
~~02|03|1|2|A0400047_010_221|1091
^^已知=C6H，计算机的机器字长为8位二进制编码，则是（ ）。
A、8CH B、18H C、E3H D、FIH
^^A
~~02|03|1|2|A0400047_010_222|1092
^^设机器字长为8位（含1位符号位），若机器数DAH为补码，则算术左移一位得（ ），算术右移一位得（ ）。
A、B4H，EDH B、F4H， 6DH
C、B5H，EDH D、B4H， 6DH
^^A
~~02|03|1|2|A0400047_010_223|1093
^^定点数运算产生溢出的原因是（ ）。
A、参加运算的操作数超出机器数的表示范围
B、运算结果超出机器数的表示范围
C、运算过程中最高位产生进位或借位
D、寄存器位数限制，丢掉低位数值
^^B
~~02|03|1|2|A0400047_010_225|1095
^^计算机内部的定点数大多用补码表示，以下是一些关于补码特点的叙述：
I．零的表示是唯一的
Ⅱ．符号位可以和数值部分一起参加运算
III．和其真值的对应关系简单、直观
IV．减法可用加法来实现
在以上叙述中，（ ）是补码表示的特点。
A、I和II B、I和III C、I和Ⅱ和III D、I和II和IV
^^D
~~02|03|1|2|A0400047_010_226|1096
^^补码的加减法是指（ ）。
A、操作数用补码表示，两数相加减，符号位单独处理，减法用加法代替
B、操作数用补码表示，符号位和数值位一起参加运算，结果的符号与加减相同
C、操作数用补码表示，连同符号位直接相加减，减某数用加某数负数的补码代替，结果的符号在运算中形成
D、操作数用补码表示，由数符决定两数的操作，符号位单独处理
^^C
~~02|03|1|2|A0400047_010_227|1097
^^在补码的加减法中，用两位符号位判断溢出，两位符号位时，表示（ ）。
A、结果为正数，无溢出 B、结果正溢出
C、结果负溢出 D、结果为负数，无溢出
^^B
~~02|03|1|2|A0400047_010_228|1098
^^若采用双符号位，则发生正溢出的特征是：双符号位为（ ）。
A、00 B、01 C、10 D、11
^^B
~~02|03|1|2|A0400047_010_229|1099
^^在补码加法运算中，（ ）时表示数据溢出。
A、双符号位相同 B双符号位不同
C、两正数相加 D、两负数相加
^^B
~~02|03|1|2|A0400047_010_230|1100
^^两补码相加，采用1位符号位，则当（ ）时，表示结果溢出。
A、最高位有进位
B、最高位进位和次高位进位的异或结果为0
C、最高位为1
D、最高位进位和次高位进位的异或结果为1
^^D
~~02|03|1|2|A0400047_010_232|1102
^^如下c语言程序在一台32位机器上运算：
Int x=127，z;
Short int y=-9;
Z=x+y;
程序运行后，x、y和z的值分别是（ ）。
A、x=0000007FH， y=FFF9H， z=00000076H
B、x=0000007FH， y=FFF9H， z=FFFF0076H
C、x=0000007FH， y=FFF7H， z=FFFF0076H
D、x=0000007FH， y=FFF7H， z=00000076H
^^D
~~02|03|1|2|A0400047_010_233|1103
^^下列说法中正确的是（ ）。
A、采用变补进行加减法运算可以避免溢出
B、只有定点数运算才有可能溢出，浮点数运茎主言产生溢出；
C、在定点数补码减法中两个正数相减不会产生
D、只有将两个正数相加时才有可能产生溢出
^^C
~~02|03|1|2|A0400047_010_234|1104
^^变补操作的含义是（ ）。
A、将一个数的原码变成补码
B、将一个数的反码变成补码
C、将一个数的真值变成补码
D、已知一个数的补码，求它的相反数的补码
^^D
~~02|03|1|2|A0400047_010_235|1105
^^如果x为负数，由求是（ ）。
A、各值保持不变
B、符号位变反，其他各位不变
C、除符号位外，各位变反，末位加1
D、连同符号位一起各位变反，末位加1
^^D
~~02|03|1|2|A0400047_010_236|1106
^^原码乘法是（ ）。
A、取操作数的绝对值进行相乘，符号位单独处理
B、用原码表示操作数，然后直接相乘
C、被乘数用原码表示，乘数取绝对值，然后相乘
D、乘数用原码表示，被乘数取绝对值，然后相乘
^^A
~~02|03|1|2|A0400047_010_237|1107
^^在原码一位乘法中，（ ）。
A、符号位参加运算
B、符号位不参加运算
C、符号位参加运算，并根据运算结果改变结果中的符号位
D、符号位不参加运算，并根据运算结果确定结果中的符号位
^^B
~~02|03|1|2|A0400047_010_238|1108
^^在采用原码一位乘法计算xy时，当乘数最低位为1时，（ ）。
A、被乘数x连同符号位与原部分积相加后，右移一位
B、被乘数的绝对值|x|与原部分积相加后，右移一位
C、被乘数x连同符号位右移一位后，再与原部分积相加
D、被乘数的绝对值|x|右移一位后，再与原部分积相加
^^B
~~02|03|1|2|A0400047_010_239|1109
^^x、y为定点整数，其格式为1位符号位，n位数值位，若采用补码一位乘法实现乘法运算，则最多需要（ ）次加法运算。
A、n1 B、n C、n+1 D、n+2
^^C
~~02|03|1|2|A0400047_010_240|1110
^^原码加减交替除法又称为不恢复余数法，因此（ ）。
A、不存在恢复余数的操作
B、当某一步运算不够减时，做恢复余数的操作
C、仅当最后一步余数为负时，做恢复余数的操作
D、当某一步余数为负时，做恢复余数的操作
^^C
~~02|03|1|2|A0400047_010_241|1111
^^在定点补码除法中，当（ ）时商上1。
A、余数为正 B、余数的符号与除数的符号不同
C、余数的符号与除数的符号相同 D、余数的符号与被除数的符号相同
^^C
~~02|03|1|2|A0400047_010_242|1112
^^在定点补码除法运算中，以下叙述正确的是（ ）。
A、符号位和数据位一起参加运算 B、符号位不和数据位一起参加运算
C、符号位单独处理 D、数据位单独处理
^^A
~~02|03|1|2|A0400047_010_243|1113
^^以下关于补码除法的叙述中正确的是（ ）。
A、在补码不恢复除法中，够减商上0，不够减商上1
B、在补码不恢复除法中，异号相除时，够减商上0，不够减商上1
C、在补码不恢复除法中，够减商上1，不够减商上0
D、以上都不对
^^B
~~02|03|1|2|A0400047_010_244|1114
^^在定点数运算中，除加法器之外，还必须使用移位器的运算是（ ）。
A、加法 B、减法 C、乘法 D、以上都不对
^^C
~~02|03|1|2|A0400047_010_245|1115
^^在浮点数运算中溢出的条件是（ ）。
A、阶码最高位有进位
B、结果尾数溢出
C、阶码溢出
D、尾数规格化后阶码溢出
^^D
~~02|03|1|2|A0400047_010_246|1116
^^在浮点数运算中，下溢出指的是（ ）。
A、运算结果的绝对值小于机器所能表示的最小绝对值
B、运算的结果小于机器所能表示的最小负数
C、运算的结果小于机器所能表示的最小正数
D、运算结果的最低有效位产生的错误
^^B
~~02|03|1|2|A0400047_010_247|1117
^^浮点加减中的对阶是指（ ）。
A、将较小的一个阶码调整到与较大的一个阶码相同
B、将较大的一个阶码调整到与较小的一个阶码相同
C、将被加数的阶码调整到与加数的阶码相同
D、将加数的阶码调整到与被加数的阶码相同
^^A
~~02|03|1|2|A0400047_010_248|1118
^^两个浮点数相加，阶码用原码表示，一个数的阶码为7，另一个数的阶码为10，则需要将阶码较小的浮点数的小数点（ ）。
A、左移2位 B、左移3位 C、右移2位 D、右移3位
^^B
~~02|03|1|2|A0400047_010_249|1119
^^两个浮点数相加，阶码为5位（含1位符号位），阶码用二进制移码表示，x的阶码为11010 （10），y的阶码为11000 （8），则需要将阶码较小的浮点数的尾数（ ）。
A、左移2位 B、左移3位 C、右移2位 D、右移3位
^^C
~~02|03|1|2|A0400047_010_250|1120
^^若浮点数采用补码表示，判断加／减运算的结果是否为规格化数的方法是（ ）。
A、阶符和数符相同 B、阶符和数符相异
C、数符和尾数最高位相同 D、数符和尾数最高位相异
^^D
~~02|03|1|2|A0400047_010_254|1124
^^多位二进制加法器中每一位的进位传递函数=（ ）。
A、 B、 C、 D、
^^A
~~02|03|1|2|A0400047_010_255|1125
^^算术／逻辑运算单元SN74181可完成（ ）。
A、16种算术运算功能
B、4位乘法运算功能和除法运算功能
C、16种逻辑运算功能
D、16种算术运算功能和16种逻辑运算功能
^^D
~~02|03|1|2|A0400047_010_256|1126
^^使用SN74181这种器件来构成一个16位的ALU，需要使用（ ）片SN74181。
A、2 B、4 C、8 D、16
^^B
~~02|03|1|2|A0400047_010_257|1127
^^用4片SN74181和1片SN74182相配合，具有（ ）传递功能。
A、串行进位 B、组内并行进位，组间串行进位
C、组内串行进位，组间并行进位 D、组内、组间均为并行进位
^^D
~~02|03|1|2|A0400047_010_258|1128
^^用8片SN74181和2片SN74182可组成（ ）。
A、组内并行进位，组间串行进位的32位ALU
B、二级先行进位结构的32位ALU
C、组内先行进位，组间先行进位的16位ALU
D、三级先行进位结构的32位ALU
^^B
~~02|03|1|2|A0400047_010_259|1129
^^以下关于串行加法器与并行加法器的描述中，错误的是（ ）。
A、相对并行进位，串行进位的处理速度较慢
B、串行加法器只有一个全加器，并行加法器有多个全加器
C、若采用并行加法器的分组并行进位方式，那么在组间可采用串行进位方式
D、并行加法器的并行进位方式容易实现
^^D
~~01|03|1|1|A0400047_010_260|1130
^^算术右移时（ ）保持不变。
^^最高位（符号位）
~~01|03|1|2|A0400047_010_261|1131
^^用补码表示的负数，进行算泫左移时，空出位补（ ），进行算法右移时，空出位补（ ）。
^^0 1
~~01|03|1|2|A0400047_010_262|1132
^^原码乘除法运算中，符号位与数值位（ ）计算，两个x、y进行原码乘除法，其运算结果的符号位为（ ）。
^^分开
~~01|03|1|2|A0400047_010_263|1133
^^补码乘法运算时需要增加一位（ ），其初值为（ ）。
^^ 0
~~01|03|1|2|A0400047_010_264|1134
^^在补码一位乘法中，如果判断位=10，则下一步（但不是最后一步）的操作是将部分积加上（ ），再向（ ）移一位。
^^ 右
~~01|03|1|2|A0400047_010_265|1135
^^在浮点加减法运算中，当运算结果的尾数的绝对值大于1时，需要对结果进行（ ），其操作是（ ）。
^^向右规格化 尾数右移一位，右边补一个0，阶码减1，直到尾数绝对值≥0.5
~~01|03|1|1|A0400047_010_266|1136
^^设两个浮点数为x=0.1101，y=（0.1010）。假设尾数在计算机中以补码表示（4位尾数，另有2位符号位），阶码（2位阶码）以原码表示（另有2位阶符位），求x+y的结果是（ ）。
^^（0.1101）
~~01|03|1|3|A0400047_010_267|1137
^^设一个n位串行加法器的第位输入为、、，输出为和，其中是低位的进位输入，（=n1，n2，…，1，0）是向高位的进位，是整个加法器的进位输入，而是整个加法器的进位输出，则第位和=（ ），加法器进位=（ ），设，，则=（ ）。
^^
~~01|03|1|1|A0400047_010_268|1138
^^机器字长为n位，有一个n位串行加法器，设形成一级进位的延迟时间为，若不考虑、的形成时间，则从的最长延迟时间为（ ）。
^^
~~01|03|1|1|A0400047_010_269|1139
^^有一个16位加法器，由4个4位加法器和相关电路采用单级先行进位组成，设每个4位加法器的延迟时间为，若不考虑、的形成时间，则从的最长延迟时间为（ ）。
^^
~~01|03|1|1|A0400047_010_270|1140
^^有一个16位加法器，由4个4位加法器和相关电路采用两级先行进位组成，设每个4位加法器的延迟时间为，若不考虑、的形成时间，从的最长延迟时间为（ ）。
^^
~~03|03|1|1|A0400047_010_271|1141
^^对于整数，左移1位相当于将原数乘以2，右移1位相当于除以2。（ ）
^^错
~~03|03|1|1|A0400047_010_272|1142
^^对于二进制数，若小数点左移1位，则数值缩小1倍，若小数点右移2位，则数值扩大2倍。（ ）
^^对
~~03|03|1|1|A0400047_010_273|1143
^^当定点数运算发生溢出时应进行舍入处理。（ ）
^^错
~~03|03|1|1|A0400047_010_274|1144
^^任何两个数相加都有可能出现溢出。（ ）
^^错
~~03|03|1|1|A0400047_010_275|1145
^^两补码数相加，采用1位符号位，当运算结果的符号位为1时表示结果溢出。（ ）
^^错
~~03|03|1|1|A0400047_010_276|1146
^^原码加减交替除法又称为不恢复余数法，因此在整个除法运算中不存在恢复余数的操作。（ ）
^^错
~~03|03|1|1|A0400047_010_277|1147
^^运算器中设置了加法器后，就没有必要设置减法器。（ ）
^^对
~~03|03|1|1|A0400047_010_278|1148
^^进位产生函数为。（ ）
^^错
~~03|03|1|1|A0400047_010_279|1149
^^运算器的硬件设计是通用的，与被处理数据的类型、表示方法、编码方案无关。（ ）
^^错
~~05|03|1|8|A0400047_010_280|1150
^^证明：=。
^^以定点整数为例，当0≤x≤（正整数）时，设。（正数的补码与原码相同），则，也就是，所以（负数的补码为反码加1），根据变补规则，（将连同符号位求反加1），=。
~~05|03|1|8|A0400047_010_281|1151
^^假设有两个整数x和y，x=68，y=80，采用补码形式（含1位符号位）表示，x和y分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是8位的寄存器。寄存器A和B中的内容分别是什么？
^^x=68=，则=1011 1100=BCH；y=80=，则=1011 0000=B0H，所以寄存器A和B中的内容分别是BCH、B0H。
~~05|03|1|8|A0400047_010_282|1152
^^已知x和y为定点小数，用双符号位补码运算方法计算x+y的值及运算结果的特征。
x=0.1011，y=0.1100
^^=0.1011，=0.1100，采用双符号位补码加法的运算过程如下。

运算结果正溢出。
~~05|03|1|9|A0400047_010_283|1153
^^已知x和y为定点小数，用双符号位补码运算方法计算x+y的值及运算结果的特征。
x=0.1011， y=0.1001
^^=11.0101，=00.1001，采用双符号位补码加法运的算过程如下。

运算结果没有溢出， =1.1110，x+y=0.0010。
~~05|03|1|9|A0400047_010_284|1154
^^已知x和y，用双符号位补码的运算方法计算xy的值及运算结果的特征（包括几个标志位的值）。
x=27/32，y=31/32
^^x=27/32=27=0.11011， y=31/32=31=0.11111，则=0.11011，=0.11111，=1.00001，采用双符号位补码减法的运算过程如下。

=1.11100，则xy=0.00100。
~~05|03|1|9|A0400047_010_285|1155
^^已知x和y，用双符号位补码的运算方法计算xy的值及运算结果的特征（包括几个标志位的值）。
x=13/16，y=11/16
^^x=13/16=13=0.1101， y=11/16=11=0.1011，则=0.1101，=1.0101，=0.1011，采用双符号位补码减法的运算过程如下。

双符号位为01，表示正溢出。
~~05|03|1|9|A0400047_010_286|1156
^^已知x和y为定点小数，用进位判断法进行计算。
10/16+9/16
^^x=10/16=1010=0.1010， y=9/16=1001=0.1001，则=0.1010，=0.1001，采用进位判断法补码加法的运算过程如下。

从中可以看到=0，而=1，V==1，发生溢出。实际上，10/16+9/16=19/16>1对于定点小数而言，出现溢出现象。
~~05|03|1|9|A0400047_010_287|1157
^^已知x和y为定点小数，用进位判断法进行计算。
10/169/16
^^x=10/16=1010=0.1010，y=9/16=1001=0.1001，则=1.0110，=0.1001，=1.1001，采用进位判断法补码减法的运算过程如下。

从中可以看到=1，而=0，V==1，发生溢出。实际上，10/169/16=19/16<1对于定点小数而言，出现溢出现象。
~~05|03|1|9|A0400047_010_288|1158
^^已知=1.1100100，=1.0100011，计算2+/4。
^^x和y均为负数，负数补码左移时添0，右移时添1，则2=1.1001000（左移一位），/4=1.1101000（右移两位），采用双符号位补码加法的运算过程如下：

所以，=1.0110000。
~~05|03|1|9|A0400047_010_289|1159
^^已知=0.0111，=1.1101，试用原码一位乘法求解。
^^|x|=0.0111B，|y|=0.1101C，0A。采用原码一位乘法的求解过程下图所示。求得结果为xy=0.01011011。

采用原码一位乘法求xy的过程
~~05|03|1|9|A0400047_010_290|1160
^^已知：被乘数x=+0.10101，乘数y=0.11011。试用补码一位比较乘法（Booth乘法）规则求，要求写出计算步骤和运算竖式。
^^=0.10101，=0.10101，=1.01011，=1.11011，=1.00101。=0.10101B，=1.00101C，0A。。采用Booth乘法的计算过程如下图所示。求得的结果为=1.0111001001。

采用Booth乘法的计算过程
~~05|03|1|9|A0400047_010_291|1161
^^用原码加减交替除法进行4/5运算，要求写出每一步的运算过程及运算结果。
^^取X=0100=0.100，Y=0101=0.101，x=0.100，y=0.101，本题变为求x/y，假设字长为4（含1位符号位）。被除数|x|=0.100A，除数y=0.101B，，0C，求解过程如下图所示，求得结果为=+0.110余0.010，即4/5==0.110+（0.01）/0.101。

采用原码加减交替除法求x/y的过程
~~05|03|1|9|A0400047_010_292|1162
^^用补码加减交替除法进行4/5的运算，要求写出每一步的运算过程及运算结果。
^^设X=0100=0.100，Y=1101=1.101，本题变为求x/y，x=0.100，y=1.101，假设字长为5（含2位符号位）。
=0．100A，=1.011B，=0.101，0C，求解过程如下图所示，从中看到，x和y两个小数相除的结果为=1.001，余1.101。也就是说4/5=x/y=0.111+（0.011）/（0.101）=0.1 11+（0.011）/0.101。

求的过程
~~05|03|1|9|A0400047_010_293|1163
^^设机器字长为8位（含1位符号位），A=15，B=24，求和并还原成真值。
^^A=+15=+1000111，B=+24=+0011000，则=00001111，=00011000。按变补规则求得=11101000，所以，=00001111+00011000=00100111，其符号位为0，对应真值为+39。 =+=00001111+11101000=11110111。
~~05|03|1|9|A0400047_010_294|1164
^^什么是浮点数的溢出？什么情况下会发生上溢出？什么情况下会发生下溢出？
^^浮点数的运算结果可能出现以下几种情况。
●阶码上溢出：当一个正指数超过了最大允许值，此时，浮点数发生上溢出（即向方向溢出）。如果结果是正数，则发生正上溢出（有的机器把值置为+）；如果是负数，则发生负上溢出（有的机器把值置为）。这种情况为软件故障，通常要引入溢出故障处理程序来处理。
●阶码下溢出：当一个负指数比最小允许值还小，此时，浮点数发生下溢出。一般机器把下溢出时的值置为0（+0或0）。
●尾数溢出：当尾数最高有效位有进位时，发生尾数溢出。此时，进行“右规”操作：尾数右移一位，阶码加1，直到尾数不溢出为止。此时，只要阶码不发生上溢出，则浮点数不会溢出。
●非规格化尾数：当数值部分高位出现0时，尾数为非规格化形式。此时，进行“左规”操作，即尾数左移一位，阶码减1，直到尾数为规格化形式为止。
~~05|03|1|9|A0400047_010_295|1165
^^已知两个实数x=68，y=8.25，它们在C语言中定义为float型变量，分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是32位的寄存器。寄存器A和B中的内容分别是什么？要求用十六进制表示二进制序列。
^^（在计算机中，float型的变量都被表示成IEEE 754单精度格式。
x=68==1.0001，符号位为1，阶码为127+6=128+5=，尾数为1.0001，所以小数部分为：000 1000 0000 0000 0000 0000，合起来后整个浮点数表示为：1 10000101 000 1000 0000 0000 0000 0000，写成十六进制为：C2880000H。
y=8.25=1.00001，符号位为1，阶码为127+3=128+2=，尾数为1.00001，所以小数部分为：000 0100 0000 0000 0000 0000，合起来后整个浮点数表示为：1 1000 0010 000叭00 0000 0000 0000 0000，写成十六进制为C1040000H。
因此，寄存器A和B中的内容分别是C2880000H、C1040000H。
~~05|03|1|8|A0400047_010_296|1166
^^两个规格化浮点数求和、差，最后对结果规格化时，能否确定需要右规的次数？能否确定需要左规的次数？
^^两个n位数相加、减，其和、差最多为n+1位，因此有可能需要右规，但右规最多一次。由于异号数相加，或同号数相减，其和、差的最少位数无法确定，因此左规的次数也无法确定，但次数最多不会超过尾数的字长，即n次。
~~05|03|1|8|A0400047_010_297|1167
^^两个规格化浮点数相乘时，是否可能需要右规？为什么？是否可能需要左规？若需要，能否确定左规的次数？
^^规格化浮点数相乘时，只有当两个浮点乘数的尾数均为一1时才需要右规。因为（1）×（1）=1，1为规格化数，而+1不是，所以需要右规，使尾数成为+1/2。
规格化浮点数相乘时需要左规。规格化尾数的范围为：1/2≤|M|≤1，其积的范围为：1/4≤|积|<1，因此最多左规一次。
~~05|03|1|8|A0400047_010_298|1168
^^两个规格化浮点数相除，是否可能需要左规？为什么？是否可能需要右规？若需要，能否确定右规的次数？
^^规格化浮点数相除时，只有一种情况需要左规，即当被除数的尾数为1/2、除数的尾数为1时，需要左规。因为（1／2）/（1）=1／2，1/2和1均为规格化数，而1/2不是，所以需要左规一次，使尾数成为1。
规格化浮点数相除时，被除数、除数均为规格化数，规格化尾数的范围均为：1/2≤|M|≤1，所以商的绝对值范围为：1/2≤|商|<2。因此需要右规，但最多右规一次。
~~05|03|1|9|A0400047_010_299|1169
^^用浮点数运算步骤对56+5进行二进制运算，浮点数格式为1位符号位、5位阶码、10位尾码，基数为2。
^^==0.111000。==0.101。
①对阶：0.101=0.000101。
②尾数相加：0.111000+0.000101=0.111101。
③规格化结果：0.111101。
④舍入：数据已适合存储，不必舍入。
⑤检查溢出：数据无溢出。
~~05|03|1|10|A0400047_010_300|1170
^^设有两个浮点数X和Y，阶码和尾数均以补码表示，已知X的阶码为0010，尾数为0.1001，Y的阶码为1101，尾数为0.0111。求XY和XY。
^^（1）求XY的步骤如下。
①阶码相加：0010+1101=1111。
②尾数相乘：=0.10010.0111=1.10101111，或=0.01010001。
③向左规格化：左移一位，阶码为1，乘积的阶码=11111=1111+1111=1110（补码），乘积的尾数=1.01011110（补码）。
④舍入：取4位结果，因1.01011110中小数点后第5位为1，所以尾数舍入后为1.0101+0.0001=1.0110（补码）。XY的补码表示为：阶码为1110，尾数为1.0110。
（2）求XY的步骤如下：
①阶码相减：00101101=0010+0011=0101。
②尾数相除：=1.0000。
③结果不需要规格化。
因此XY的补码表示为：阶码为0101，尾数为1.0000。
~~05|03|1|8|A0400047_010_301|1171
^^加法器设计中采用先行进位方式主要用于解决什么问题，采用的是什么设计思路？
^^先行进位解决的问题是加法进位的传递速度问题。其基本设计原理是：让各位的进位与低位进位无关，仅与两个参加操作的数有关，由于每位的操作数都是同时给出的，各进位信号几乎同时产生，所以先行进位可以提高进位的传递速度，从而提高加法器的运算速度。
~~05|03|1|8|A0400047_010_302|1172
^^影响加减运算速度的关键因素是什么？可采取哪些改进措旋？请举例说明。
^^影响加减运算速度的关键是进位问题。可采用快速进位链米提高进位速度，进而提高加减运算速度。通常使用先行进位方法，即同时产生多个高位进位。
具体方案举例如下。
单重分组进位链（单级先行进位）：将n位全加器分为若干个小组，各小组内的进位同时产生，小组间串行进位。
多重分组进位链（多级先行进位）：将n位全加器分为几个大组，各大组内又分成若干小组：大组内每个小组的最高位进位同时产生，小组内其他各进位同时产生；大组之间可以采用串行进位（得到两级先行进位链），也可以采用并行进位（得到三级先行进位链）。
~~05|03|1|10|A0400047_010_303|1173
^^一个由4个一位全加器构成的加法器，其进位链小组信号为、、和，各全加器的操作数为、（1≤≤4），低位的进位输入为，请分别按下述两种方式写出、、和的逻辑表达式。
（1）串行进位方式。
（2）并行进位方式。
^^（1）采用串行进位方式时，～的逻辑表达式如下。
=+
=++
=++
=++
（2）采用并行进位方式时，～的逻辑表达式如下：
=+
=++
=+++
=++++
其中，=，=， =， =，=， =，=，=。
~~02|04|1|2|A0400047_010_304|1174
^^存储器是计算机系统的记忆设备，主要用来（ ）。
A、存放数据 B、存放程序 C、存放数据和程序 D、存放微程序
^^C
~~02|04|1|2|A0400047_010_305|1175
^^存储器的随机访问方式是指（ ）。
A、可随意访问存储器
B、按随机文件访问存储器
C、可对存储器进行读出与写入
D、可按地址访问存储器任一编址单元，其访问时间相同且与地址无关
^^D
~~02|04|1|2|A0400047_010_307|1177
^^下面叙述中错误的是（ ）。
A、RAM是可读可写存储器，ROM是只读存储器
B、ROM和RAM的访问方式相同，都采用随机访问方式进行读写
C、系统的土存由RAM和ROM组成
D、系统的主存都是用DRAM芯片实现的
^^D
~~02|04|1|2|A0400047_010_308|1178
^^以下（ ）表示从主存M中读出数据。
A、M（MAR）MDR B、（MDR）M（MAR）
C、M（MDR）MAR D、（MAR）M（MDR）
^^A
~~02|04|1|2|A0400047_010_309|1179
^^以下（ ）表示将数据写入主存M中。
A、M（MAR）MDR B、（MDR）M（MAR）
C、M（MDR）MAR D、（MAR）M（MDR）
^^B
~~02|04|1|2|A0400047_010_310|1180
^^存储单元是指（ ）。
A、存放一个二进制信息位的存储元 B、存放一个机器字的所有存储元集合
C、存放一个字节的所有存储元集合 D、存放两个字节的所有存储元集合
^^B
~~02|04|1|2|A0400047_010_311|1181
^^存储器进行一次完整的读写操作所需的全部时间称为（ ）。
A、存取时问 B、存取周期 C、CPU周期 D、机器周期
^^B
~~02|04|1|2|A0400047_010_312|1182
^^若存储周期为250ns，每次读出16位，则该存储器的数据传送率为（ ）。
A、4字节/秒 B、4字节/秒 C、8字节/秒 D、8字节/秒
^^C
~~02|04|1|2|A0400047_010_313|1183
^^若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储字节顺序按地址由小到大依次是（ ）。
A、12345678 B、78563412 C、87654321 D、34127856
^^B
~~02|04|1|2|A0400047_010_314|1184
^^数据在主存中按整数边对齐存储的主要优点是（ ）。
A、访存速度快 B、节省主存空间
C、指令字的规格化 D、指令的优化
^^A
~~02|04|1|2|A0400047_010_315|1185
^^某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是（ ）。
A、224 B、223 C、222 D、221
^^B
~~02|04|1|2|A0400047_010_316|1186
^^某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0~（ ）。
A、 B、 C、 D、
^^A
~~02|04|1|2|A0400047_010_317|1187
^^某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是（ ）。
A、0～ B、0～ C、0～ D、0～
^^D
~~02|04|1|2|A0400047_010_318|1188
^^某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址的单元数是（ ）。
A、64K B、32KB C、32K D、64KB
^^C
~~02|04|1|2|A0400047_010_319|1189
^^SRAM写入数据的条件是（ ）。
A、AB有效比R／=0早到达 B、AB有效与R/卸同时到达
C、AB有效比R／=0迟到达 D、AB有效与 =0同时到达
^^A
~~02|04|1|2|A0400047_010_320|1190
^^以下类型的存储器中速度最快的是（ ）。
A、DRAM B、ROM C、EPROM D、SRAM
^^D
~~02|04|1|2|A0400047_010_321|1191
^^以下4种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是（ ）。
A、DRAM B、SRAM C、F1ASH D、EZPROM
^^B
~~02|04|1|2|A0400047_010_322|1192
^^静态半导体存储器SRAM（ ）。
A、在工作过程中，存储内容保持不变 B、在断电后信息仍能维持不变
C、不需要动态刷新 D、芯片内部有自动刷新逻辑
^^C
~~02|04|1|2|A0400047_010_323|1193
^^动态RAM的特点是（ ）。
A、工作中存储内容动态地变化
B、工作中需要动态地改变访存地址
C、每隔一定时间刷新一遍
D、每次读出后需要根据原存内容全部刷新一遍
^^C
~~02|04|1|2|A0400047_010_324|1194
^^和静态RAM相比，动态RAM具有（ ）优点。
A、容量能随应用任务的需要动态变化 B、成本低、功耗低
C、掉电后内容不会丢失 D、内容不需要再生
^^B
~~02|04|1|2|A0400047_010_325|1195
^^DRAM的刷新是以（ ）为单位进行的。
A、存储单元 B、行 C、列 D、存储元
^^B
~~02|04|1|2|A0400047_010_326|1196
^^在DRAM中，常用的片选信号是（ ）。
A、RAS B、CAS C、RAS和CAS D、CS
^^A
~~02|04|1|2|A0400047_010_327|1197
^^某SRAM芯片，其存储容量为64K16位，该芯片的地址线和数据线数目为（ ）。
A、64、16 B、16、64 C、64、8 D、16、16
^^D
~~02|04|1|2|A0400047_010_328|1198
^^某DRAM芯片，其存储容量为512K8位，该芯片的地址线和数据线数目为（ ）。
A、8、512 B、 512、8 C、18、8 D、19、8
^^D
~~02|04|1|2|A0400047_010_329|1199
^^某DRAM芯片，其存储容量为16K32位，其地址线和数据线的总数和是（ ）。
A、32 B、48 C、18 D、46
^^D
~~02|04|1|2|A0400047_010_330|1200
^^某主存容量为32KB，由16片16K1位（内部采用128128存储阵列）的DRAM芯片采用字利位同时扩展构成。若采用集中式刷新方式，且刷新周期为2ms，那么所有存储元刷新一遍需要（ ）个存储周期。
A、128 B、256 C、1024 D、16384
^^A
~~02|04|1|2|A0400047_010_331|1201
^^某SRAM芯片，其存储容量为5128位，包括电源端和接电线，该芯片引出线的数目应为（ ）。
A、23 B、25 C、50 D、19
^^D
~~02|04|1|2|A0400047_010_332|1202
^^某存储器容量为32K16位，则（ ）。
A、地址线为16根，数据线为32根
B、地址线为32根，数据线为16根
C、地址线为15根，数据线为16根
D、地址线为15根，数据线为32根
^^C
~~02|04|1|2|A0400047_010_333|1203
^^若RAM中每个存储单元为16位，则下面所述正确的是（ ）。
A、地址线也是16位 B、地址线与16无关
C、地址线与16有关 D、地址线不得少于16位
^^B
~~02|04|1|2|A0400047_010_334|1204
^^在存储器芯片中，地址泽码采用双译码方式是为了（ ）。
A、扩大寻址范围 B、减少存储单元数日
C、增加存储瞥元数目 D、减少存储单元的选通线数目
^^D
~~02|04|1|2|A0400047_010_335|1205
^^DRAM地址分两次输入（行选通RAS，列选通CAS）的目的是（ ）。
A、提高速度 B、减少芯片引出线
C、刷新 D、电平需要
^^B
~~02|04|1|2|A0400047_010_337|1207
^^U盘属于（ ）类型的存储器。
A、高速缓冲存储器 B、主存储器 C、只读存储器 D、随机存取存储器
^^C
~~02|04|1|2|A0400047_010_338|1208
^^下列存储器中可电改写的只读存储器是（ ）。
A、E’PROM B、EPROM C、ROM D、RAM
^^A
~~02|04|1|2|A0400047_010_339|1209
^^以下说法正确的足（ ）。
A、EPROM是可改写的，因而也是随机存储器的一种
B、EPROM是可改写的，但它不能作为随机存储器
C、EPROM只能改写一次，故不能作为随机存储器用
D、EPROM足只能改写一次的只读存储器
^^B
~~02|04|1|2|A0400047_010_340|1210
^^4个16K8位的存储芯片，町以设计容量为（ ）的存储器。
A、32K16位 B、16K16位 C、32K8位 D、8K16位
^^A
~~02|04|1|2|A0400047_010_341|1211
^^16片2K4位的存储器可以设计存储容量为（ ）的16位存储器。
A、16K B、32K C、8K D、2K
^^C
~~02|04|1|2|A0400047_010_342|1212
^^设CPU地址总线有24根，数据总线有32根，用512K8位的RAM芯片构成该机的主存储器，则该机主存最多需要（ ）片这样的存储芯片。
A、256 B、512 C、64 D、128
^^D
~~02|04|1|2|A0400047_010_343|1213
^^用存储容量为16Kl位的存储器芯片来组成一个64K8位的存储器，则在宁方向和位方向上分别扩展了（ ）倍。
A、4和2 B、8和4 C、2和4 D、4和8
^^D
~~02|04|1|2|A0400047_010_344|1214
^^个存储器，其地址为14位，每个存储单元长度为8位，若用1K4位SRAM芯片来组成该存储器，则需要（ ）片芯片，选择芯片时需要（ ）位地址。
A、16、10 B、32、14 C、16、14 D、32、10
^^B
~~02|04|1|2|A0400047_010_345|1215
^^地址线为（低），若用16Kl存储芯片构成64KB存储器，则应由地址码（ ）译码产生片选信号。
A、, B、, , C、 D、,
^^D
~~02|04|1|2|A0400047_010_346|1216
^^双口RAM之所以能高速进行读／写，是因为其采用（ ）。
A、高速芯片 B、两套相互独立的读写电路
C、流水技术 D、新型器件
^^B
~~02|04|1|2|A0400047_010_347|1217
^^双口RAM在（ ）情况下会发生读／写冲突。
A、左端口和右端口的地址码不同 B、左端口和右端口的地址码相同
C、左端口和右端口的数据码不同 D、左端口和右端口的数据码相同
^^B
~~02|04|1|2|A0400047_010_348|1218
^^以下叙述中正确的是（ ）。
I.双端口存储器可以同时访问同一区间、同一单元
II．当两个端口的地址码相同时，双端口存储器必然会发生冲突
Ⅲ．高位多体交叉存储器的设计依据是程序的局部性原理
Ⅳ.高位四体交叉存储器可能在一个存储周期内连续访问4个模块
A、仅I、Ⅲ B、仅II、Ⅲ C、仅I、Ⅳ D、仅I
^^C
~~02|04|1|2|A0400047_010_349|1219
^^多体交叉存储器主要解决的问题是（ ）。
A、扩充主存容量 B、提高主存数据传输率
C、减少主存芯片数量 D、简化线路结构
^^B
~~02|04|1|2|A0400047_010_350|1220
^^多模块交叉存储器实际上是一种模块式的存储器，它能（ ）独立的读写操作。
A、并行执行多个 B、串行执行多个
C、并行执行一个 D、串行执行一个
^^A
~~02|04|1|2|A0400047_010_351|1221
^^一个4体并行低位交叉存储器，每个模块的容量是64K×32位，存取周期为200ns，在以下说法中，（ ）是正确的。
A、在200ns内，存储器能向CPU提供256位二进制信息
B、在200ns内，存储器能向CPU提供128位二进制信息
C、在50ns内，每个模块能向CPU提供32位二进制信息
D、都不对
^^B
~~02|04|1|2|A0400047_010_352|1222
^^采用4体并行低位交叉存储器，每个模块的容量是32K16位，存取周期为400ns，在以下说法中，（ ）是正确的。
A、在0.1内，存储器能向CPU提供26位二进制信息
B、在0.1内，存储器能向CPU提供16位二进制信息
C、在0.4内，存储器能向CPU提供26位二进制信息
D、都不对
^^C
~~01|04|1|1|A0400047_010_353|1223
^^某内存若为16MB，则表示其容量为（ ）KB。
^^16384
~~01|04|1|2|A0400047_010_354|1224
^^存储器读出时，CPU需要先给出（ ），再给出（ ），最后才能取走数据。
^^存储器地址 读命令
~~01|04|1|3|A0400047_010_355|1225
^^存储器芯片中采用行、列地址译码方案的好处是（ ）和（ ）。
^^节省芯片引出脚个数，节省译码电路
~~01|04|1|4|A0400047_010_356|1226
^^存储器带宽是指（ ），提高带宽的方法是（ ）、（ ）和（ ）。
^^存储器带宽又称为数据传输率，表示每秒从主存读／写信息的最大数量 缩短存取周期 增加存储字长 增加存储体个数
~~01|04|1|1|A0400047_010_357|1227
^^某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是（ ）。
^^64K
~~01|04|1|1|A0400047_010_358|1228
^^计算机字长64位，主存容量为128MB，按字节编址，其寻址范围为（ ）。
^^0～128M1
~~01|04|1|1|A0400047_010_359|1229
^^计算机有64MB的主存，字长为4字节，那么在存储器中对单个字寻址时需要（ ）位地址。
^^24
~~01|04|1|1|A0400047_010_360|1230
^^若存储器存取周期为100ns，每次读／写1字节，则该存储器的数据传输率为（ ）。
^^8107位／s
~~01|04|1|1|A0400047_010_361|1231
^^有静态RAM与动态RAM可供选择，在构成大容量主存时，一般就选择（ ）。
^^动态存储器
~~01|04|1|1|A0400047_010_362|1232
^^半导体静态存储器SRAM的存储原理是（ ）。
^^依靠双稳态电路
~~01|04|1|1|A0400047_010_363|1233
^^动态存储器的特点是（ ）。
^^需要定期刷新每个存储单元中存储的信息
~~01|04|1|3|A0400047_010_364|1234
^^存储器的片选信号用来（ ），当片选信号为高电位时，该芯片（ ），
当西为低电位时，该芯片（ ）。
^^扩充容量 停止工作 允许存取
~~01|04|1|3|A0400047_010_365|1235
^^存储器字扩展方式可扩展（ ），位扩展方式可扩展（ ）。位扩展时，各片数据线连接方法是（ ）。
^^存储容量 字长 单独引出，连接数据总线
~~01|04|1|2|A0400047_010_366|1236
^^某存储器采用字扩展方式，为了正确地访问，需要配备（ ）电路，其作用是（ ）。
^^译码器 片选
~~01|04|1|3|A0400047_010_367|1237
^^某计算机系统的主存采用32位字节地址空间和64位数据线访问存储器，若使用64M位的DRAM芯片组成该机所允许的最大主存空间，并采用内存条的形式。若每个内存条为64M32位，其需（ ）内存条；每个内存条内共有（ ）片DRAM芯片；主存共需（ ）DRAM芯片。
^^16 32 512
~~01|04|1|3|A0400047_010_368|1238
^^要组成一个64K8位的存储器，选用16K8位、16K4位和8K4位三种不同规格的芯片，需要的芯片数量分别是（ ）、（ ）和（ ）。
^^4 8 16
~~01|04|1|3|A0400047_010_369|1239
^^使用1M4位的DRAM存储芯片，构成一个16M32位的主存储器，则需要（ ）个DRAM存储芯片，整个存储器地址码位数是（ ），作为片选译码的地址码位数是（ ）。
^^128 24 3
~~01|04|1|2|A0400047_010_370|1240
^^双口RAM和多模块交叉存储器属于并行存储器，前者采用（ ）并行技术，后者采用（ ）并行技术。
^^空间 时间
~~01|04|1|2|A0400047_010_371|1241
^^双口RAM的特点是（ ），主要原因是一个存储器设置（ ）电路。
^^存取速度较快 两套独立的读／写
~~01|04|1|3|A0400047_010_372|1242
^^多体交叉存储方案由多个（ ）存储模块组成，每个模块可以（ ）读／写工作，利用多个模块轮流交叉重叠工作，可以（ ）。
^^独点读／写 单独 提高存取速度
~~01|04|1|2|A0400047_010_373|1243
^^由4个模块组成的多体交叉存储器采用低位地址作为体地址（体号），数据按（ ）顺序存放，可以（ ）。
^^存储模块编号 提高存取速度
~~01|04|1|2|A0400047_010_374|1244
^^多体并行方式有两种，其中高位交叉编址的多体存储器中，程序（ ）存放，而低位交叉编址的多体存储器中，程序（ ）。
^^按体内地址顺序 连续存放在相邻体中
~~03|04|1|1|A0400047_010_375|1245
^^CPU访存时间由生存容量决定。（ ）
^^错
~~03|04|1|1|A0400047_010_376|1246
^^ROM和RAM在主存中是单独编址的。（ ）
^^错
~~03|04|1|1|A0400047_010_377|1247
^^ROM中任一单元可随机访问。（ ）
^^错
~~03|04|1|1|A0400047_010_378|1248
^^DRAM是破坏性读出，因此需要读后重写。（ ）
^^对
~~03|04|1|1|A0400047_010_379|1249
^^半导体存储器加电后才能存储数据，断电后数据就丢失了，因此EPROM做成的存储器，加电后必须重写原来的内容。（ ）
^^错
~~03|04|1|1|A0400047_010_380|1250
^^扩展主存储器容量的方法只能采用字扩展。（ ）
^^错
~~03|04|1|1|A0400047_010_381|1251
^^用4K1位的RAM构成16K8位存储器，需要4片RAM。（ ）
^^错
~~03|04|1|1|A0400047_010_382|1252
^^用4K1位的RAM构成4K8位存储器，采用8片RAM通过字扩展来设计。（ ）
^^错
~~03|04|1|1|A0400047_010_383|1253
^^用2K8位的RAM构成16K32位存储器，CPU访问该存储器的地址是17位。（ ）
^^错
~~03|04|1|1|A0400047_010_384|1254
^^在双口RAM中，当两个端口不同时对同一地址单元存取数据时就不会出现读，写冲突。（ ）
^^对
~~03|04|1|1|A0400047_010_385|1255
^^采用多体交叉存储器时，当连续访问的存储单元位于同一存储体时可获得较高的存取速度。（ ）
^^错
~~03|04|1|1|A0400047_010_386|1256
^^采用多体交叉存储器不仅能提高读／写速度，而且不会出现冲突。（ ）
^^错
~~03|04|1|1|A0400047_010_387|1257
^^有M个存储体的高位交叉编址的多体存储器是采用模M编址方式。（ ）
^^错
~~04|04|1|3|A0400047_010_388|1258
^^位
^^存储信息的最小单位，称为存储位或存储元。
~~04|04|1|3|A0400047_010_389|1259
^^存储单元
^^由若干个存储元组成的一个编址单元。
~~04|04|1|3|A0400047_010_391|1261
^^存储单元地址
^^给存放在存储体中的各个存储单元编号，这个编号就是该存储单元的地址。有的按字编址，有的按字节编址。
~~05|04|1|8|A0400047_010_392|1262
^^有一个16K16位的存储器，由多个1K4位的DRAM芯片构成（芯片内是64x64结构），同答以F问题：
（1）总共需要多少RAM?
（2）若采用异步刷新方式，如果单元刷新间隔不超过2ms，则刷新周期是多少？
（3）若采用集中刷新方式，存储器刷新一遍最少需要多少个刷新周期？设存储器的读写周期为0.5，死区占多少时间？死时间率为多少？
^^（1）所需DRAM芯片数=（16K16）/（1K4）=64片。
（2）苦采用异步刷新方式，则需要在2ms时间内分散地把芯片的64行刷新一遍，所以刷新的时问间隔=2ms/64=31.25，即刷新周期约为31。
（3）若采用集中刷新方式，设T为刷新周期，DRAM芯片中所有行同时进行刷新，则所需刷新时间=64T。冈为存储器的刷新周期为0.5，所以刷新周期也为0.51，死区=0.5164=321，死时间率=32÷2ms=1.6%。
~~05|04|1|10|A0400047_010_393|1263
^^某16K1位的DRAM存储芯片的读／写周期Tm=0.1，设芯片的最大刷新间隔不允许超过2ms（1ms=），否则有可能丢失信息。回答以下问题：
（1）刷新周期是多少？将DRAM存储芯片刷新一遍需要多少个刷新周期？
（2）若采用分散刷新方式，则刷新信号周期是多少？
（3）若采用集中刷新方式，则将DRAM芯片刷新一遍需要多少时间？不能提供读写服务的百分比是多少？
^^（1）所谓刷新操作就是周期性地按行对所有的存储单元进行读操作，但不输出。将读出数据再写回原存储单元。显然刷新操作等于一次读操作加上一次写操作，所以刷新周期=2读／写周期=20.1=0.2。
由于存储芯片内一般采用行、列两维译码，而且当行、列根数相同时，译码阵列最简译。若DRAM芯片的地址线为N根，则行数为。
一个16K1位芯片共有14（=16K）根地址线，按行数=列数计算，片内共有=128行。由于刷新是按行进行，同一行的各存储单元的刷新同时进行，所以刷新一遍共需128个刷新周期。
（2）分散刷新就是把刷新平均分散在2ms的间隔时间内，刷新周期就是相邻两行刷新间隔时间，即刷新信号周期=允许的最大刷新间隔时间／行数，在2ms内把128行刷新一遍，故刷新信号的周期为：2ms/128=15.625，可取刷新信号周期为16。
（3）集中刷新就是在2ms的时间间隔内，留出一段时问，集中对RAM进行刷新，刷新期内不对外提供读／写服务。
采用集中刷新方式，将DRAM芯片全部存储单元刷新一遍所需的时间是：存储器行数×刷新周期=1280.2=25.6。
存储器不能提供读／写服务的时间就是将全部存储单元刷新一遍所需的时间，所以主存不能提供读写服务的百分比=25.612ms=1.28%。
~~05|04|1|8|A0400047_010_394|1264
^^简述闪存和PROM有何差别？
^^闪存与PROM相像，都是属于电可擦除的可编程的只读存储器，闪存只能按数据块整块擦除，但擦除时间比PROM快，读出时间也快，通常小于90ns，可代替ROM使用。PROM的擦除过程分两步进行，先擦除该单元的原有数据，再在下一个写周期中将新的数据写入，写操作允许信号在10ms以上，速度较慢。
~~05|04|1|8|A0400047_010_395|1265
^^主存储器的地址寄存器和数据寄存器各自的作用是什么？设有一个1MB容量的存储器，字长为32位，问：
（1）按字节编址，地址寄存器和数据寄存器各几位？编址范围为多大？
（2）按字编址，地址寄存器和数据寄存器各几位？编址范围为多大？
^^在主存储器中，地址寄存器MAR用来存放当前CPU访问的内存单元地址，或者存放CPU写入内存的内存单元地址。数据寄存器MDR用来存放由内存中读出的信息，或者写入内存的信息。
（1）按字节编址，1MB=8位，地址寄存器为20位，数据寄存器为8位，编址范围为00000H～FFFFFH （FFFFFH00000H+1=100000H=）。
（2）按字编址，1MB=32位，地址寄存器为18位，数据寄存器为32位，编址范围为00000H～3FFFFH（ 3FFFFH00000H+1=40000H=218）。
~~05|04|1|9|A0400047_010_396|1266
^^如下表所示的各存储器方案中，哪些合理？哪些不合理？对那些不合理的可以怎样修改？
存储器方案
存储器 MAR的位数（存储器地址寄存器） 存储器的单元数 每个存储单元的位数
（存储器数据寄存器）
① 10 1024 8
② 10 1024 12
③ 8 1024 8
④ 12 1024 16
⑤ 8 8 1024
⑥ 1024 10 8
^^①合理。
②不合理。因为存储单元的位数应为字节的整数倍，所以可将存储单元的位数改为16。
③不合理。因为MAR的位数为8，存储器的单元数最多为256个，不可能达到1024个，所以可将存储器的单元数改为256。
④不合理。因为MAR的位数为l2，存储器的单元数应为4K个，不可能只有1024个，所以可将存储器的单元数改为4096。
⑤不合理。因为MAR的位数为8，存储器的单元数应为256个，不可能只有8个，所以将存储器的单元数改为256才合理；另外，存储单元的位数为1024（太长），可改为8、16、32、64均可。
⑥不合理。因为MAR的位数为1024，这样太长，而存储单元数为10，这样太短，所以可将MAR的位数与存储单元数对调一下，即MAR的位数为10，存储器的单元数正好为1024。
~~05|04|1|8|A0400047_010_397|1267
^^用64Kl位的DRAM芯片组成512K16位的半导体读写存储器，则其数据寄存器为多少位？字选地址线宽至少应有多少位？共需要该芯片多少片？
^^组成的半导体读写存储器为512K16位，说明每个存储单元为16位，所以数据寄存器应为16位。因512K=，则地址线为19根，也就是说，字选地址线宽至少应有19位。需要的芯片数=（512K16）/（64Kl）=128片。
~~05|04|1|8|A0400047_010_398|1268
^^某存储器有16位地址，每个存储单元有8位。回答以下问题：
（1）如果用1K4位的RAM芯片构成该存储器，需要多少片芯片？
（2）该存储器能存放多少字节的信息？
（3）片选逻辑需要多少位地址？
^^（1）存储器有16位地址，所以容量为64K个存储单元，每个存储单元占8位。因此需要的芯片数=（64K8）/（1K4）=642=128片。
（2）该存储器能存放64K字节的信息。
（3）存储器在字方向上扩展了64=倍，因而片选逻辑需要6位地址。存储器共16位地址，而芯片共有1K=1024=个单元，所以芯片内地址位数为10位，剩下1610=6位地址正好用于片选逻辑。
~~05|04|1|8|A0400047_010_399|1269
^^用64K1位的DRAM芯片构成256K8位的存储器，假定芯片内部只有一个位平面。同答以下问题：
（1）计算所需芯片数。
（2）采用异步刷新方式，如每个单元的刷新间隔不超过2ms，则刷新信号周期是多少？
（3）如果采用集中刷新方式，则存储器刷新一遍最少需要多少个读／写周期？
^^（1）该存储器所需芯片数=（256K8）/（64K1）=32片。
（2）DRAM芯片的容量为64K1位，由于芯片内郭只有一个位平面，则存储阵列的结构为256256，则存储器刷新一遍至少需要256次刷新操作。若采用异步刷新方式，则相邻两次刷新的时间间隔为2ms/256～7.8，所以，刷新信号周期应为7.8。
（3）在与（2）同样的假定条件下，若采用集中刷新方式，则存储器刷新一遍最少需要256个读／写周期。
~~05|04|1|8|A0400047_010_400|1270
^^某16位计算机主存地址为24位，按字节编址，使用1M1位的DRAM芯片组成，请问该计算机所允许的最大主存空间是多少？需要用多少片DRAM芯片？若采用异步刷新方式，设存储元刷新的最大间隔不超过4ms，则刷新信号的间隔时间是多少？
^^因为该主存地址为24位，按字节编址，所以最大主存空间=B=16MB。
所需芯片数=（16M8位）/（1M1位）=128片。
DRAM芯片的容量为1M1位，由于芯片内部只有一个位平面，则存储阵列的结构为1K1K，则存储器刷新一遍至少需要1K次刷新操作。若采用异步刷新方式，则相邻两次刷新的时间间隔为4ms/1K3.9，所以刷新信号的间隔时间是3.9。
~~05|04|1|9|A0400047_010_401|1271
^^利用若干个容量为LK的DRAM芯片，构成容量为MN的存储器。回答以下问题：
（1）需要多少块存储芯片？
（2）存储器共有多少个片选信号，如何来实现？需要几位译码？
（3）若采用自动刷新模式，刷新计数器的最大值是多少？
^^（1）因为存储器的容量为MN，存储芯片的容量为LK，所以需要的存储芯片数=（MN）/（LK）。
（2）这个存储器既使用了字扩展，又使用了位扩展，共有M/L组存储芯片，因此需要M/L个片选信号。片选信号由译码器产生，需要（M/L）位地址参与译码。
（3）DRAM需要刷新，刷新计数器的最大值是。这是因为，在存储器中所有片同时被刷新，所以在考虑刷新问题时，应当从单个芯片的存储容量着手。这里DRAM的内部结构应该是一个（）×（）的方阵，刷新通常是一行一行地进行的，每行中的各记忆单元是同时被刷新的。
~~05|04|1|8|A0400047_010_402|1272
^^某机器字长为8位，试用以下所给芯片设一个容量为10KB的存储器，其中RAM为高8KB，ROM为低2KB，最低地址为0。选用的RAM芯片类型为4K8位，ROM芯片类型为2K4位。回答以下问题：
（1）RAM和ROM的地址范围分别是多少？
（2）每种芯片各需要多少片？
（3）存储器的地址线、数据线各为多少根？
^^（1）由于存储器的低2KB为ROM空间，所以ROM的地址空间为0～2KB1，即0000H～07FFH；高8KB为RAM空间，所以RAM的地址空间为2KB～10KB1，即0800H～27FFH。
（2）所需RAM芯片数=8KB/（4K8位）=8KB/4KB=2片。所需ROM芯片数=2KB/（2K4位）=2KB/1K=2片。2片ROM采用位扩展，而2片RAM采用字扩展。
（3）因为存储器的总容量为10KB=B，另外需要使用一个3/8译码器进行片选，所以地址线数=11+3=14根。机器字长为8位，所以存储器的数据线为8根。
~~05|04|1|9|A0400047_010_403|1273
^^设有32片256K1位的SRAM芯片。回答以下问题：
（1）采用位扩展方法可以构成多大容量的存储器？
（2）如果采用32位的字编址方式，该存储器需要多少地址线？
（3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号和控制信号（、）。
^^（1）32片256K1位的SRAM芯片可构成256K32位的存储器。
（2）如果采用32位的字编址方式，则需要18条地址线，因为=256K。
（3）用作为芯片选择信号，作为读写控制信号，该存储器与CPU连接的结构图如下图所示，因为存储容量为256K32位=1024KB=B，所以CPU访存地址为，最高地址位为，并由、选择各字节。

存储器结构及与CPU的连接
~~05|04|1|8|A0400047_010_404|1274
^^设有若干片256K8位的SRAM芯片。回答以下问题：
（1）采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？
（2）该存储器需要多少地址线？
^^（1）该存储器需要2048KB/（256K8位）=2048KB/256KB=8片SRAM芯片。
（2）需要21条地址线（），因为=2048K，其中高3位（）用于芯片选择，低18位作为每个存储器芯片的地址输入。
~~05|04|1|8|A0400047_010_405|1275
^^用16K1位的动态RAM芯片构成64K8位的存储器，要求：
（1）画出该存储器的组成逻辑框图。
（2）设存储器的读写周期均为0.5，CPU在1内至少要访问内存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
^^（1）根据题意，存储器总容量为64KB，故地址线共需要16位。现使用16K1位的DRAM芯片，共需要（64K8）/（16K1）=32片。芯片本身地址线占14位，所以采用字位扩展的方法来组成整个存储器，其组成的逻辑框图如下图所示（图中每个方框为一个16K1位的DRAM芯片），其中使用一个2/4译码器，对地址位进行译码，产生相应的片选信号。
（2）根据已知条件，CPU在1内至少需要访存一次，所以整个存储器的平均读／写周期与单个存储器片的读／写周期相差不多，应采用异步刷新方式比较合理。
对DRAM存储器来讲，两次刷新的最大时间间隔是2ms。DRAM芯片读／写周期为0.5。假定16K1位的RAM芯片由128128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6，可取刷新信号周期为15。

存储器逻辑结构图
~~05|04|1|8|A0400047_010_406|1276
^^用16K8位的DRAM芯片构成64K32位存储器，要求：
（1）画出该存储器的组成逻辑框图。
（2）设存储器的读／写周期为0.5，CPU在1内至少访问一次，试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
^^（1）根据题意，存储器总容量为64KB，故地址线共需要16位。现使用16K8位的DRAM芯片，共需要（64K32）/（16K8）=16片。芯片本身地址线占14位，所以采用字位扩展的方法来组成整个存储器，则该存储器的组成逻辑框图如下图所示。图中每个方框为一个16K8位的DRAM芯片）。片内地址线为，片选信号由两位通过2/4线译码器给出，8位数据线并接。

存储器逻辑结构图
（2）根据已知条件，CPU在1内至少需要访存一次，所以整个存储器的平均读／写周期与单个存储器片的读／写周期相差不多，应采用异步刷新方式比较合理。对于DRAM存储器来讲，两次刷新的最大时间间隔是2ms，DRAM芯片的读／写周期为0.5。假定16K1位的RAM芯片由128128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6，可取刷新信号周期为15。
~~05|04|1|9|A0400047_010_407|1277
^^设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期。求顺序存储器和交叉存储器的带宽各是多少？
^^顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64位×4=256位。
而顺序存储器和交叉存储器连续读出4个字所需的时间分别是：
=mT=4200ns=800ns=8s，=T+（m1）=200ns+30ns=350ns=35s。
因此，顺序存储器和交叉存储器的带宽分别是：=q/=256/（8）=32位／s，=q/=256/（35）=73位/S。
~~05|04|1|8|A0400047_010_408|1278
^^并行存储器有哪几种编址方式？简述低位交叉编址存储器的工作原理。
^^并行存储器有单体多字、多体单字和多体多字等几种系统。多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储宁。如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。
~~05|04|1|8|A0400047_010_409|1279
^^设有8个模块组成的8体存储器结构，每个模块的存取周期为400ns，存储字长为32位。数据总线宽度为32位，总线传输周期为50ns，求顺序存储（高位交叉）和交义存储（低位交叉）的存储器带宽。
^^8体存储器的总信息量=32B8=256B。
对于8体高位交叉存储器，连续读出8个字所花的总时间：
=mT=8400ns=3200ns=32s
对于8体低位交叉存储器，连续读出8个字所花费的总时间：
=T+（m1）=400ns+（81）50ns=750ns=7.5s
因此，高位交叉存储器的带宽=256/（32）=8bps。
低位交叉存储器的带宽=256/（7.5）=34bps。
~~05|04|1|8|A0400047_010_410|1280
^^在一个具有4个存储体的低位多体交叉存储器中，如果处理器的访存地址为以下十进制值。求该存储器比单体存储器的平均访问速率提高多少（忽略初启时的延迟）?
（1）0001、0002、0003、…、0100
（2）0002、0004、0006、…、0200
（3）0003、0006、0009、.…、0300
^^（1）各个访问操作可以交叉进行，访问速率可达到单体存储器的4倍。
（2）只有2个存储体交叉访问时，访问速率才可达到单体存储器的2倍。
（3）访问的存储体分别是3，2，1，0，3，…，各属于不同的存储体，访问速率可达到单体存储器的4倍。
~~05|04|1|9|A0400047_010_411|1281
^^若低位交叉的8体并行主存按字节编址，每个模块的读写宽度为两个字节，请给出8体交叉并行主存的编址情况图示，若每个模块的读写周期均为250ns，求8体交叉并行主存的带宽。若读操作所涉及的8个单元地址为下列两种情况，试分别计算这两种情况下8体交叉并行主存的实际带宽。
（1）8880H, 8881H, 8882H, 8883H, 8884H, 8885H, 8886H, 8887H。
（2）8880H, 8884H, 8888H, 888CH, 8890H, 8894H, 8898H, 889CH。
^^8体主存的编址如下图所示。每个方框代表一个模块，框内的十六进制数代表该模块的编址。由于按字节编址，每个模块每次读写两个字节，所以各模块的地址均是偶数，8个主存模块按低位交叉进行编址，所以各模块的最低一位十六进制数分别是0、2、4、6、8、A、C、E，体现了编址特点，其中X代表任意一位十六进制数。8体交叉并行主存带宽应当是单个模块带宽的8倍：8（2B/250ns）=64MB/s。
情况（1）的8个地址是连续的，涉及8体交叉并行主存储器的U0_{U3共4个模块，U4}U7的读出没有意义，所以在这种情况下，并行主存的实际带宽为：4（2B/250ns）=32MB/s。
情况（2）的8个字节地址不连续，仅涉及、和共4个模块，而且每个模块中仅有1个字节的读出是有意义的，所以每次只能读出4个需要读的字节，4个字节的带宽为：4（1B/250ns）=16MB/s。

体交叉存储器的编址
~~05|04|1|8|A0400047_010_412|1282
^^有一个整型数组a[16]，该数组在4体低位交叉存储器中的存储位置如下图所示，CPU每隔1/4存储周期就启动一次访问操作，请问依次完成这16个字需要多少个存储周期？

存储位置
^^4个存储体交叉访问，在依次访问数据时没有发生冲突，可以保持每隔1/4存储周期启动一次访问操作的速度。第一个数据从启动到完成是1个存储周期，其余15个数据中每个数据都比前一个数据晚1/4个存储周期完成访问，总的访问时间=1+141/4=4.75个周期。
~~02|05|1|2|A0400047_010_413|1283
^^磁盘属于（ ）类型的存储器。
A、随机存取存储器（RAM） B、只读存储器（ROM）
C、顺序存取存储器（SAM） D、直接存取存储器（DAM）
^^D
~~02|05|1|2|A0400047_010_414|1284
^^某计算机系统，其操作系统保存在硬盘上，其内存储器应该采用（ ）。
A、RAM B、ROM C、RAM和ROM D、都不对
^^C
~~02|05|1|2|A0400047_010_415|1285
^^一般存储系统由三级组成，下列关于各级存储器的作用、速度、容量的叙述中正确的是（ ）。
A、主存存放正在CPU中运行的程序，速度较快，容量较大
B、Cache存放当前所有访问频繁的数据，特点是速度最快，但容量较小
C、外存存放需要联机保存但暂时不执行的程序和数据，容量很大且速度很慢
D、外存存放需要联机保存但暂时不执行的程序和数据，容量很大且速度很快
^^C
~~02|05|1|2|A0400047_010_416|1286
^^计算机存储系统采用三级结构，其主要目的是（ ）。
A、提高存储器读写速度
B、扩大存储器存储容量
C、解决存储器速度、容量和价格的矛盾
D、便于系统升级
^^C
~~02|05|1|2|A0400047_010_417|1287
^^在存储器分层体系结构中，存储器从速度最快到最慢的排列顺序是（ ）。
A、寄存器一主存Cache辅存 B、寄存器主存一辅存Cache
C、寄存器Cache辅存一主存 D、寄存器Cache主存一辅存
^^D
~~02|05|1|2|A0400047_010_418|1288
^^在存储器分层体系结构中，存储器从容量最大到最小的排列顺序是（ ）。
A、寄存器主存Cache辅存
B、寄存器一主存一辅存Cache
C、辅存一主存Cache寄存器
D、寄存器Cache主存一辅存
^^C
~~02|05|1|2|A0400047_010_419|1289
^^以下器件中存取速度最快的是（ ）。
A、Cache B、主存 C、寄存器 D、磁盘
^^C
~~02|05|1|2|A0400047_010_420|1290
^^在下列几种存储器中，CPU可直接访问的是（ ）。
A、主存储器 B、磁盘 C、磁带 D、光盘
^^A
~~02|05|1|2|A0400047_010_421|1291
^^下列几种存储器中，（ ）是易失性存储器。
A、Cache B、EPROM C、F1ash Memory D、CDROM
^^A
~~02|05|1|2|A0400047_010_422|1292
^^以下关于Cache的叙述中，正确的是（ ）。
A、Cache是一种介于主存和辅存之间的存储器
B、如果访问Cache不命中，则利用从主存中取出的数据块替换Cache中最近被访问过的数据块
C、Cache的命中率必须很高，一般要达到90%以上才能充分发挥其作用
D、Cache中的信息必须与主存中的信息时刻保持一致
^^C
~~02|05|1|2|A0400047_010_424|1294
^^若由高速缓存、主存、硬盘构成三级存储体系，则CPU访问该存储系统时发送的地址为（ ）。
A、高速缓存地址 B、虚拟地址 C、主存物理地址 D、磁盘地址
^^B
~~02|05|1|2|A0400047_010_425|1295
^^高速缓冲存储器Cache一般采取（ ）。
A、随机存取方式 B、顺序存取方式
C、半顺序存取方式 D、只读不写方式
^^A
~~02|05|1|2|A0400047_010_426|1296
^^如果在一个高速缓存系统中，主存的容量为12MB，Cache的容量为400KB，则该存储系统的总容量为（ ）。
A、12MB+400KB B、12MB
C、400KB D、12MB400KB
^^B
~~02|05|1|2|A0400047_010_427|1297
^^在下列因素中，与Cache的命中率无关的是（ ）。
A、Cache块的大小 B、Cache的容量
C、主存的存取时间 D、以上都无关
^^C
~~02|05|1|2|A0400047_010_428|1298
^^设有一个主存Cache层次的存储器，假设Cache和主存不能同时访问。Cache的存取周期为10ns，主存的存取周期为50ns。在CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成的存取次数为200次，该Cache主存系统的效率是（ ）。
A、10/10 B、10/11.6 C、10/15.2 D、10/16.8
^^B
~~02|05|1|2|A0400047_010_429|1299
^^设有一个主存Cache层次的存储器，在CPU执行一段程序的过程中，由Cache完成的存取次数为4600次，由主存完成的存取次数为400次。Cache的存取时间为5ns，主存的存取时间为25ns，则CPU的平均访问时间是（ ）。
A、5.4 B、6.6 C、8.8 D、9.2
^^B
~~02|05|1|2|A0400047_010_430|1300
^^在Cache中，常用的替换策略有：随机替换、先进先出（FIFO）和近期最少使用（LRU）算法，其中与局部性原理相关的是（ ）。
A、随机替换算法 B、近期最少使用算法
C、先进先出算法 D、都不是
^^B
~~02|05|1|2|A0400047_010_431|1301
^^某32位计算机的Cache容量为16KB，Cache块大小为16B，若主存与Cache地址映射采用直接映射方式，则主存地址01234E8F8的单元装入Cache的地址是（ ）。
A、00010001001101 B、01000100011010
C、10100011111000 D、11010011101000
^^C
~~02|05|1|2|A0400047_010_432|1302
^^设有一个主存Cache层次的存储器，其主存容量为1MB，Cache容量为16KB，每字块有8个字，每字32位，采用直接映射方式。若主存地址为35301H，且CPU访问Cache命中，设Cache起始字块编号为0，则该主存块在Cache的第（ ）字块中。
A、152 B、153 C、154 D、151
^^A
~~02|05|1|2|A0400047_010_433|1303
^^主存和Cache间采用全相联映射方式，Cache容量为4MB，分为4块，每块1MB，主存容量为256MB。若主存读写时间为30ns，Cache的读写时间为3ns，平均读写时间为3.27ns，则Cache的命中率为（ ）。
A、90% B、95% C、97% D、99%
^^D
~~02|05|1|2|A0400047_010_434|1304
^^某计算机的Cache共有16块，采用2路组相默映射方式（每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块装入到Cache的组号是（ ）。
A、0 B、2 C、4 D、6
^^B
~~02|05|1|2|A0400047_010_435|1305
^^设有一个主存Cache层次的存储器，Cache的容量为64块，采用组相联映射方法，字块大小为128个字，每4块为1组，若主存容量为4096块，采用字编址，则主存和主存标记的位数分别是（ ）。
A、16，6 B、17，6 C、18，8 D、19，8
^^D
~~02|05|1|2|A0400047_010_436|1306
^^Cache采用8路组相联映射方式，Cache容量为128KB，每块16字节。主存按字节编址，主存地址为1234567H的单元调入该Cache，其标记应为（ ）。
A、 1234H B、2468H C、048DH D、12345H
^^C
~~02|05|1|2|A0400047_010_437|1307
^^组相联映射和全相联映射通常适合于（ ）。
A、小容量Cache B、大容量Cache
C、小容量ROM D、大容量ROM
^^A
~~02|05|1|2|A0400047_010_438|1308
^^直接映射常用于（ ）。
A、小容量Cache B、大容量Cache
C、小容量ROM D、大容量ROM
^^B
~~02|05|1|2|A0400047_010_439|1309
^^以下关于Cache的三种映射方式中错误的是（ ）。
A、Cache的地址映射有全相联映射、直接映射和组相联映射三种基本映射方式
B、全相联映射方式是主存单元与Cache单元随意对应，线路复杂，成本高
C、组相联映射方式是全相联和直接相联映射的一种折中方案，有利于提高命中率
D、直接相联映射方式是全相联和组相联映射的一种折中方案，有利于提高命中率
^^D
~~02|05|1|2|A0400047_010_440|1310
^^在全相联映射、直接映射和组相联映射三种基本映射方式中，块冲突概率最小的是（ ）。
A、全相联映射 B、直接映射 C、组相联映射 D、不一定
^^A
~~02|05|1|2|A0400047_010_442|1312
^^以下说法中错误的是（ ）。
A、虚存的目的是为了给每个用户提供独立的、比较大的编程空间
B、虚存中每次访问一个虚地址，至少要访问两次主存
C、虚存系统中，有时每个用户的编程空间小于实存空间
D、都不对
^^B
~~02|05|1|2|A0400047_010_443|1313
^^以下关于虚存的叙述中，正确的是（ ）。
A、对应用程序员透明，对系统程序员不透明
B、对应用程序员不透明，对系统程序员透明
C、对应用程序员、系统程序员都不透明
D、对应用程序员、系统程序员都透明
^^A
~~02|05|1|2|A0400047_010_444|1314
^^以下有关存储器的叙述中正确的是（ ）。
A、在虚拟存储器中，外存和主存以相同的方式工作，因此允许程序员用比主存空间大得多的外存空间编程
B、在虚拟存储器中，逻辑地址转换成物理地址是由硬件实现的，仅在页面失效时才由操作系统将被访问页面从外存调到内存，必要时还要先把被淘汰的页面内容写入外存
C、存储保护的目的之一是防止一个用户访问不是分配给他的主存区，以达到数据安全和保密的要求
D、以上都不对
^^C
~~02|05|1|2|A0400047_010_445|1315
^^在虚拟存储器中，辅存的编址方式是（ ）。
A、按信息块编址 B、按字编址
C、按字节编址 D、按位编址
^^A
~~02|05|1|2|A0400047_010_446|1316
^^页式虚拟存储管理的主要特点是（ ）。
A、不要求将作业装入到内存的连续区域
B、不要求将作业同时全部装入到内存的连续区域
C、不要求进行缺页中断处理
D、不要求进行页面置换
^^B
~~02|05|1|2|A0400047_010_447|1317
^^若CPU有32位地址，则它的虚拟地址空间为（ ）字节。
A、2G B 4G C、100K D、32M
^^B
~~02|05|1|2|A0400047_010_448|1318
^^在采用段式虚拟存储管理的系统中，若虚地址用24位表示，其中8位表示段号，则允许每段的最大长度是（ ）字节。
A、 B、 C、 D、
^^B
~~02|05|1|2|A0400047_010_449|1319
^^在虚存中页表分为快表和慢表，以下关于页表的叙述中正确的是（ ）。
A、快表与慢表都存储在主存中，但快表比慢表容量小
B、快表采用了优化搜索算法，因此查找速度快
C、快表比慢表的命中率高，因此快表可以得到更多的搜索结果
D、快表由快速存储器器件组成，按照查找内容访问，因此比慢表查找速度快
^^D
~~01|05|1|2|A0400047_010_450|1320
^^存储系统中主存—辅存层次是为了弥补（ ），而Cache —主存层次是为了弥补（ ）。
^^空间 时间
~~01|05|1|3|A0400047_010_451|1321
^^存储系统采用三级结构，从高到低分别是（ ），（ ）和（ ）。
^^Cache 主存 辅存
~~01|05|1|1|A0400047_010_452|1322
^^计算机存储器的层次化结构设计的主要依据是（ ）。
^^程序访问的局部性
~~01|05|1|1|A0400047_010_453|1323
^^在Cache地址映射中，若主存任一块数据均可映射到Cache任一块中，则这称方式称为（ ）。
^^全相联映射
~~01|05|1|1|A0400047_010_454|1324
^^某主机的Cache容量为256块，采用直接映射方式，则主存中的第i块将
会映射到Cache的第（ ）块。
^^I MOD 256。
~~01|05|1|2|A0400047_010_455|1325
^^Cache存储器采用组相联映射方式是指主存组和Cache组之间采用（ ），组内各块之间采用（ ）。
^^直接映射方式 全相联映射方式
~~01|05|1|4|A0400047_010_456|1326
^^一个组相联映射Cache由64个存储块组成，每组包含4个存储块。主存包含4098个存储块，每块由64个字组成，每个字16位，访存地址为字节地址，那么该Cache的地址格式为（ ），主存地址格式为（ ），主存地址48AB9H映射到Cache中的（ ）组（ ）块。
^^组号（4位）、块号（2位）、块内地址（8位） 主存标记（8位）、组号（4位）、块内地址（8位） 5 任一
~~01|05|1|1|A0400047_010_457|1327
^^LRU算法是替换那些在Cache中驻留时间（ ）块。
^^最长且未被引用的
~~01|05|1|2|A0400047_010_458|1328
^^虚拟存储器的大小是由（ ）和（ ）决定的。
^^CPU地址的位数 辅存容量
~~01|05|1|2|A0400047_010_459|1329
^^在页式虚拟存储器中，主存地址包括（ ）和（ ）两部分。
^^页号 页内地址
~~01|05|1|1|A0400047_010_460|1330
^^对于36位虚拟地址的页式虚拟存储器，每页8KB，每个页表项为32位，则页表的总容量是（ ）。
^^32MB
~~01|05|1|4|A0400047_010_461|1331
^^假设一台使用页式虚拟存储器的计算机主存容量为16MB，虚拟存储器容量为1GB，页面大小为4KB，则该计算机的虚拟地址格式为（ ），如果每个页表项中包含了状态位、修改位、保护位和使用位共4位，那么每个页表项的大小为（ ）位。页表大小为（ ）位。为减少页表占用主存的数量，一般机器采用（ ）。
^^虚页号（18位），页内地址（12位） 16 256K 多级页表的方法
~~01|05|1|3|A0400047_010_462|1332
^^在页式虚拟存储管理系统中，常用的页面淘汰算法有：（ ），选择淘汰不再使用或最远的将来才使用的页；（ ），选择淘汰在内存驻留时间最长的页； （ ），选择淘汰离当前时刻最近的一段时间内使用的最少的页。
^^最佳置换算法 先进先出置换算法 最近最少使用置换
~~03|05|1|1|A0400047_010_463|1333
^^Cache—主存层次是为了扩充存储空间。（ ）
^^错
~~03|05|1|1|A0400047_010_464|1334
^^主存一辅存层次是为了提高速度。（ ）
^^错
~~03|05|1|1|A0400047_010_465|1335
^^Cache存储系统全部用硬件来调度，因此不仅对应用程序员而言是透明的，而且对系统程序员而言也是透明的。（ ）
^^对
~~03|05|1|1|A0400047_010_466|1336
^^Cache是主存的一部分，可由指令直接访问。（ ）
^^错
~~03|05|1|1|A0400047_010_467|1337
^^在主存与Cache之间的直接映射方式下，不采用替换策略也可以实现正确的块替换。
^^对
~~03|05|1|1|A0400047_010_468|1338
^^用户编程的地址称为虚地址，通常虚地址的范围要比实地址大得多。（ ）
^^对
~~03|05|1|1|A0400047_010_469|1339
^^采用虚拟存储技术的主要目的是为了提高CPU访问主存的速度。（ ）
^^错
~~03|05|1|1|A0400047_010_470|1340
^^页表一定存在于主存中。（ ）
^^错
~~03|05|1|1|A0400047_010_471|1341
^^页表的快表也可以放在主存中。（ ）
^^错
~~03|05|1|1|A0400047_010_472|1342
^^虚拟存储器的地址转换过程是由软件实现的。（ ）
^^错
~~03|05|1|1|A0400047_010_473|1343
^^从辅存将页而调入主存的操作是由硬件完成的。（ ）
^^错
~~05|05|1|8|A0400047_010_475|1345
^^假设Cache的工作速度是主存的5倍，且Cache的命中率为95%，则采用Cache后，存储器的性能提高多少？
^^设Cache的存取周期，则主存的存取周期。h=95%，则系统的平均访问时间：
，可知性能为原来的=4.17倍，即提高了3.17倍。
~~05|05|1|8|A0400047_010_476|1346
^^在Cache和主存构成的两级存储体系中，Cache的存取时间是100ns，主存的存取时间为1000ns，如果希望有效存取时间不超过Cache存取时间的15%，则Cache的命中率至少为多少？
^^设Cache的命中率为h，这里有=100ns，=100ns，希望有效存取时间不超过Cache存取时间的15%，即，求得h≥98.3%。
~~05|05|1|8|A0400047_010_477|1347
^^假设Cache中有64块，每块大小为16字节，那么主存中地址为1200的块被 映射到Cache中的哪一块？
^^Cache的块数C=64，主存中地址为1200对应的主存块号为j=（实际上主存中地址为1200~1215的块号均为75），对应的Cache块号i=j MOD C=75 MOD 64=11，所对应Cache的块号为11。
~~05|05|1|8|A0400047_010_478|1348
^^简述高速缓存、内存、系统主存三者之间的关系。
^^系统主存一般就是指内存。高速缓存是为了协调CPU与主存之间存取速度的差异而设=置的。一般情况下，CPU的工作速度高，但内存的工作速度相对较低，为了解决这个问题，通常使用高速缓存，高速缓存的存取速度介于CPU和主存之间。系统将一些CPU在近几个时间段内经常访问的内容存入高速缓冲存储器，当CPU需要使用数据时，先在高速缓存中寻找，如果找到，就不必访问内存了，如果找不到，那么再找内存，这样就在一定程度上缓解了由于主存速度低造成的CPU等待的情况。
~~05|05|1|9|A0400047_010_479|1349
^^CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache存取周期为40ns，主存的存取周期为160ns。分别求（当Cache不命中时才启动主存）：
（1） Cache的命中率h。
（2）平均访问时问。
（3） Cache主存系统的访问效率e。
^^（1）h= ／（+）=5000/（5000+200）=96.15%。
（2）=h+（1h）=96.15%40+（196．15%）160=44.62ns。
（3）e=/100%=40/44.62=89.64%。
~~05|05|1|9|A0400047_010_480|1350
^^已知Cache命中率h=0.98，主存比Cache慢4倍，主存存取周期为200ns，求Cache主存系统的效率和平均访问时间。
^^因为Cache比主存快4倍，即加速比=4，所以=50ns，故e=1／[r+（1-r）h=1／[4+（14）×0.98]=1／1.06，（1/1.06）=501.06=53nS。
~~05|05|1|8|A0400047_010_481|1351
^^已知Cache土存系统效率为85%，平均访问时间为60ns，Cache比主存快4倍，求主存存储器周期是多少？Cache命中率是多少？
^^因为=，所以=600.85=510ns（Cache存取周期），而加速比r=4，则=5104=204ns（主存存取周期）。e=1／[r+（1r）h]，所以h=2.4/2.55=94%。
~~05|05|1|8|A0400047_010_482|1352
^^假设机器周期为10ns，Cache访问时间为1个周期，主存访问时间是20个周期，回答以下问题：
（1）设命中率为95%，求平均访存时间。
（2）如果Cache容量增加一倍，那么命中率将提高到97%，然而此操作将使机器周期延长到12ns，这样的改动方案是否值得采用？
^^（1）考虑Cache命中和不命中的两种情况，由命中率可知，机器的平均访存时间
=95%10+（195%）2010=19.5nS。
（2）改动后的平均访存时间=97%12+（197%）2012=18.84ns。仅减少了0.66ns，但Cache的成本上升了，是否值得采用还得综合考虑。
~~05|05|1|10|A0400047_010_483|1353
^^设有一个直接映射方式的Cache，其容量为8KB，每块内有16B，主存的容量为512KB，求：
（1）主存有多少个块？有多少个区？
（2）该Cache可容纳多少个块？Cache字地址有多少位？块号和块内地址各多少位？
（3）主存字地址有多少位？区号、区内块号和块内地址各多少位？
（4）主存中的第j块映射到Cache中的哪一个块？
（5）将主存中的第513块调入Cache，则Cache的块号为多少？它的区号为多少？
（6）在上一步基础上，送出的主存地址为04011H时是否命中？
^^（1）主存块大小与Cache中的块大小相同，所以主存中的块个数=512KB/16B=32=个，有512KB/8KB=64个区。
（2） Cache中的块个数=8KB/16B512个。Cache大小为8KB=B，所以Cache地址为13位。而512=，16=，所以Cache块号和块内地址分别为9位和4位。
（3）主存中有215个块，因此块号为15位，而块内地址占4位，所以主存地址为15+4=19位，区内块号占9位（等于Cache块号的长度），区号占159=6位，如下图所示。
（4） C=29，所以主存中第j块映射到Cache中的第j MOD 块中。
（5）当i=j MOD ，j=513时，i=513 MOD =1，即第1号块。其区号=513/=1，即区号为1。
（6）主存地址为04011H=000 0100 0000 0001 000IB，按主存地址划分，其区号=000010B=2，而上一步从主存中读出的是在1号区的数据块，所以不命中。

直接映射方式
~~05|05|1|8|A0400047_010_484|1354
^^某机主存16MB，高速缓存4KB，Cache主存层次采用直接映射方式。回问以下问题：
（1）若按64个字节分块，请给出主存、高速缓存的地址格式。区号、区内块号和块内地址各为多少位？
（2）右高速缓存被分为8块，请给出主存、高速缓存的地址格式。区号、区内块号和块内地址务为多少位？
^^（1）直接映射将主存和Cache都分成大小相同的块，并且按Cache的大小将主存分区，主存区内的某一块只能装入Cache的对应块中。按64个字节分块，块内地址应为109264=6位。
Cache大小为4KB，应分为4KB/64B=64个块，块地址应为64=6位。主存大小为16MB，应分为16MB/4KB=4K个区，主存区地址应为4096=12位，所以主存和Cache格式如下。
Cache址格式：
主存块号（12位） 区内块号（6号） 块内地址（6位）
Cache地址格式：
区内块号（6号） 块内地址（6位）
（2） Cache分为8块，块地址应为8=3位。Cache大小为4KB，每块大小应为：4KB/8=512B，块内地址应为512=9位，所以主存和Cache格式如下。
Cache址格式：
主存块号（12位） 区内块号（3号） 块内地址（9位）
Cachc地址格式：
区内块号（3号） 块内地址（9位）
~~05|05|1|9|A0400047_010_485|1355
^^若主存为1MB，Cache为2KB，按256B分块。回答以下问题：
（1）若Cache主存层次采用全相联映射，则主存、Cache各分多少块？并画出主存与Cache的地址格式。
（2）若由相联存储器实现主存Cache地址变换，问该相联存储器应包含几个单元，每单元几位？
（3）若Cache读写周期为25ns，主存读写周期为250ns，平均命中率为98%，求平均读写周期。
^^（1）全相联映射将主存和Cache都分成大小相同的块。主存容量为1MB，Cache容量是2KB，按256B分块，所以：主存分为1MB/256B=4096块，因此主存块号为1092（4096）=12位。Cache分为2KB/256B=8块，因此Cache块号为8=3位。块大小是256B，所以块内地址为256=8位，因此主存和Cache格式如下。主存地址格式；
Cache地址格式：
主存块号（12位） 块内地址（8位）
Cache地址格式：
主存块号（3位） 块内地址（8位）
（2）全相联映射的特点是主存的任何一块都可以放入Cache的任何一个块中。为了实现高速地址变换，地址变换机构应由相联存储器实现。地址变换表的表项（单元数）应当与Cache的块数对应，这里为8个单元。由于要与主存的块号进行比较，所以每个表项应包含12位（等于主存块号的位数）。
（3）设Cache的读写周期用表示，主存的读写周期用表示，平均读写周期用表示， 由于CPU可以直接访问内存，所以平均读写周期为：

~~05|05|1|8|A0400047_010_486|1356
^^设某机主存容量为2MB，按字节编址。Cache的容量为8KB，采用2路组相联结构，每个块为128字节，回答以下问题。
（1）Cache共分为多少组？每组多少块？
（2）主存共分为多少组？每组多少块？
（3）给出主存地址格式。
（4）Cache中每个数据块对应的标记至少应该有多少位？
（5）Cache中的标记内容应该来自主存地址中的哪个字段？
^^采用组相联映射方式1。
（1） Cache的容量为8KB，每个块为128字节，Cache块数=8KB/128B=64块，采用2路组相联映射方式，每组2个块，所以Cache共分为64/2=32个组。
（2）主存容量为2MB，主存块数=2MB/128B=／=个。主存中的组数与Cache中的组数相同，所以主存中有32个组，每组块数=/32=512个块。
（3）主存容量为2MB=B，所以主存地址共21位，主存地址字段由主存标记、组号和块内地址构成，每组32个块，对应组号为5位，每块128个字节，对应块内地址为7位，主存标记位数=2157=9位，对应的主存地址格式如下：
主存标记 组号 块内地址
9位 5位 7位
（4）Cache中每个数据块对应的标记至少应该有9位。
（5）Cache中的标记内容应该来自主存地址中的主存标记字段。
~~05|05|1|9|A0400047_010_487|1357
^^设某机主存容量为16MB，按字节编址。Cache的容量为8KB。每个块为8个字，每字32位。设计一个4路组相联映射的Cache组织。
（1）画出主存地址结构。
（2）设Cache初态为空，CPU依次从主存0、1、2、…、99号单元中读出100个字（主存一次读出一个字），并重复此次序10次，问命中率是多少？
（3）若Cache速度是主存速度的5倍，问有Cache和无Cache相比，速度提高多少倍？
（4）系统的效率是多少？
^^采用组相联映射方式1。
（1）主存地址字段由主存标记、组号和块内地址构成。依题意，每字32位。每块8个字，所以每块大小为32位8=32B=B，块内地址为5位。Cache容量为8KB，共有8KB/8个字=8KB/32B=256个块，每组块数256/4=64个=个，所以组号为6位，主存大小为16MB=B，主存地址为24位，其中组号为6位，块内地址为5位，主存标记位数=2465=13位，所以主存地址结构如下。
主存标记 组号 块内地址
13位 6位 5位
（2）由于Cache初始为宅，CPU读0号单元时不命中，必须访存，同时将该字所在的主存块调入Cache，接着读1～7号单元均命中。同理，CPU读8，16，…，96号单元均不命中，所以CPU在第一次连续读取100个字时共有=13次末命中，其余单元均命中，而后的9次循环中读100个宇均命中，则命中率h=（1001013）/（10010）=98.7%。
（3）设Cache的存取周期为t，则主存存取周期为5t。在没有Cache时的访问总时间是5t1000=5000t，有Cache的平均访问总时间，则有Cache和无Cache相比，速度提高倍。
（4）系统效率。
~~05|05|1|8|A0400047_010_488|1358
^^某8位计算机主存容量为32KB，组相联Cache容量为2KB，每组4块，每块64B。假设Cache开始是空，CPU从主存存储单元0开始顺序读取2176个字节数据（即按地址0、1、2的顺序一直读到地址单元2175）。Cache的速度是主存速度的10倍，采用LRU替换算法，假设块替换的时间忽略不计，计算采用Cache后的加速比。
^^由于Cache的每个字块有64个字节，而且初态Cache为空，因此CPU读第0号单元时未命中，必须访问主存，同时将该字节所在单元的主存块调入Cache第0组的任一块，接着CPU读1～63号单元都会命中。同理，CPU读第64，128，…，1984号单元时均未命中，而其余65～127，…，1985～2047都命中。此时Cache中有8组，每组4块，全部都已装满，而CPU再读2048单元时未命中，必须访问主存，同时需要按照LRU算法替换掉Cache中近期长久未访问的块，也就是第0号单元所在的块，接着CPU读2048~2111号单元都命中。同理CPU读2112单元时，也需要替换掉Cache中的块，根据LRU替换算法，会替换掉第64号单元所在的块，综上所述，共有34（=34）次末命中，其余2142次命中，所以命中率h=2142/2176。
设Cache的存取周期为t，依题意主存存取周期为10t。
平均访问时间：。
加速比：。
~~05|05|1|10|A0400047_010_489|1359
^^一个组相联映射的Cache有64个块，每组包含4个块。主存包含4096个块，每块有256个字节。请回答以下问题。
（1）确定主存地址中，主存区号、区内组号、组内块号和块内地址的位数。
（2）试画出该主存Cache的地址变换逻辑图，并简述主存Cache地址变换的过程。
（3）如果主存地址为ABCDEH的单元装入Cache，应在Cache中的什么地址？
^^采用组相联映射方式2。组相联映射除了要将主存和Cache都分成大小相同的块，并且按Cache的大小将主存分区外，区内还要再分组。
（1）因为主存包含4096个块，所以主存块地址是4096=12位；Cache中包含64个块，所以Cache的块地址是64=6位；每个块包含256个字节，所以块内地址256=8位。这样，主存地址为12+8=20位，Cache地址为6+8 =14位。每组包含4个块，所以组内块号为4=2位。主存区号的位数=主存地址的位数Cache地址的位数=2014=6位，区内组号的位数=Cache块地址的位数组内块号的位数=62=4位。
主存地址格式如下：
主存区号（6位） 区内组号（4位） 组内块号（2位） 块内地址（8位）
（2）组相联的映射规则是：主存区内的某一组的某一块只能装入Cache的对应组中（体现直接），但是，究竟装入组内的哪一块，却可以任选择（体现全相联）。
主存Cache的地址变换逻辑如下图所示。

主存Cache的地址变换逻辑图
当进行主存Cache的地址变换时，先根据区内组号（本题为4位）按地址查找，可找到16个组中的1个缉（体现组间为直接方式），共4个单元，见图中标号①。
然后将这4个单元的内容（每个单元8位）与主存区号（6位）和组内块号（2位）进行相联比较（体现组内为全相联方式），见图中标号②。
若在图中标号②的比较中，有相等的单元，则该单元命中。这时将主存区内组号作为Cache组号（体现直接方式），将比较相等单元的低2位地址作为Cache的组内块号（体现全相联方式），见图中标号③。主存的块内8位地址照搬，形成Cache地址。见图中标号④。
（3）由主存地址ABCDEH=1010 10111100 11011110B可知：6位二进位的主存区号为101010B，4位二进位的区内组号为1111B，2位二进位的组内块号为00B，8位二进位的块内地址为11011110B。
根据组相联映射规则，组间直接，组内全相联，因为主存地址为ABCDEH的单元只能装入Cache的第FH组，组内00～11B共4块可任意存放，块内8位地址照搬，因此该主存储单元在Cache中的地址有4种可能，它们分别是：
11110011011110B=3CDEH
111101 1101 1110B=3DDEH
111110 11011110B=3EDEH
1111 1111011110B=3FDEH
~~05|05|1|9|A0400047_010_490|1360
^^一个由Cache与主存组成的两级存储系统，按字编址，已知主存容量为1M字，Cache容量为32K字。采用组相联地址映射，Cache共分为8组，主存与Cache的块大小为64字。回答以下问题：
（1）写出主存与Cache的地址格式，要求说明各字段名称与位数。
（2）假设Cache的存取周期为20ns，命中率为95%，希望采用Cache后的加速比达到10，那么要求主存的存取周期是多少？
^^（1）采用组相联映射方式2。组相联地址映射的主存和Cache地址格式如下。
主存地址格式
区号E 组号G 块号B 块内地址W
5位 3位 6位 6位
Cache地址格式
组号g 块号b 块内地址w
3位 6位 6位
主存容量为1M字=720字，所以主存地址长度为20位。Cache容量为32K字=字，所以区号E的长度=2015=5位。
Cache分为8组=23组，所以组号G和g的长度为3位。块大小为64字=字，所队块内地址W和w的长度为6位。块号B和b的长度=1536=6位。
（2）已知Cache的存取周期=20ns，命中率h=95%，设主存的存取周期为，加速比为r，则有：

求得=380ns。
~~05|05|1|8|A0400047_010_491|1361
^^什么叫虚拟存储器？采用虚拟存储技术能解决什么问题？
^^虚拟存储器由主存储器和联机工作的辅助存储器（通常为磁盘存储器）共同组成，这两个存储器在硬件和系统软件的共同管理下工作，对于应用程序员，可以把它们看作是一个单一的存储器。采用虚拟存储技术可以解决主存容量不足的问题。虚拟存储器将主存和辅存的地址空间统一编址，形成一个庞大的存储空间。在这个大空间里，用户可以自由编程，完全不必考虑程序在主存中是否装得下以及这些程序将来在主存中的实际存放位置。
~~05|05|1|8|A0400047_010_492|1362
^^简述虚拟存储器与高速缓冲存储器的区别。
^^两者的区别如下表所示。
虚拟存储器与高速缓冲存储器的区别
区别项 Cache 虚拟存储器
功能 提高了主存储器的速度 扩大了主存储器的容量
实现技术 硬件 软、硬件结合
透明性 透明 不透明
地址转换 简单 复杂、速度慢
数据交换 频率高、数量少 频率低、数量多
~~05|05|1|8|A0400047_010_494|1364
^^个计算机有Cache、主存和用于虚拟存储的磁盘。若所访问的字在Cache中，则存取它只需20ns。若字在主存而不在Cache中，则需要60ns才能将它装入Cache，然后再从Cache中存取。若字不在主存中，则需要12ns才能将它由磁盘取来装入主存，再用60ns将它复制到Cache，最后从Cache中存取。Cache的命中率是0.9，主存的命中率是0.6。那么此系统访问一个字的平均存取时间是多少（以ns为单位）?
^^因为Cache命中率是0.9，所以访问90%的字的平均存取时间=20ns0.9=18ns。又因为主存命中率是0.6，所以0.60.1的数据要从主存调入Cache，然后再从Cache存取，访问一个字的平均存取时间=0.60.1 （60ns+20ns）=4.8ns。
其余0.40.1的数据要从磁盘调入主存，然后再调入Cache，访问一个字的平均存取时间=0.4×0.1×（12ns+60ns+20ns）=3.68ns。
所以系统访问一个字的平均存取时间=18ns+4.8ns+3.68ns=26.48ns。
~~05|05|1|8|A0400047_010_495|1365
^^假设主存只有a、b、c三个页框，组成a进c出的FIFO队列进程，访问页面的序列是0，1，2，4，2，3，0，2，1，3，2号。若采用（1） FIFO算法；（2） FIFO+1RU算法，求两种替换算法的命中率。
^^求解过程如下表所示。FIFO算法只是依序将页面在队列中推进，最先进入队列的页面南c页框推出（被替换掉）。从表中可以看出命中两次，故命中率为18.2%。
当FIFO算法结合LRU算法时，命中后不再保持队列不变，而是将这个命中的页面移到a页框，从表中可以看出命中3次，从而使命中率提高到27.3%。
两种替换算法的求懈过程
页面访问序列 0 1 2 4 2 3 0 2 1 3 2 命中率
FIFO算法 a 0 1 2 4 4 3 0 2 1 3 3 2/11=18.2%
b 0 1 2 2 4 3 0 2 1 1
c 0 1 1 2 4 3 0 2 2
命中 命中
FIFO算法
+
LRU算法 a 0 1 2 4 2 3 0 2 1 3 2 3/11=27.3%
b 0 1 2 4 2 3 0 2 1 3
c 0 1 1 4 2 3 0 2 1
命中 命中 命中
~~05|05|1|8|A0400047_010_496|1366
^^某作业在执行过程中，按下列顺序访问页号：1、2、3、4、5、6、7、4、2、1、3、6、7、4。作业分得内存4块，请回答以下问题：
（1）若采用先进先出调度算法时，给出淘汰页号的顺序。
（2）采用最近最久未使用算法时，给出淘汰页号的顺序。
^^（1）根据题中所给页号访问顺序，采用先进先出调度算法时的页面淘汰情况如下表a所示，淘汰页号的顺序是1、2、3、4、5、6、7、2、1。
(2)采用最近最久未使用算法时的页面淘汰情况如下表b所示，淘汰页号的顺序是1、2、3、5、6、7、4、2、1。
a先进先出算法的页面淘汰情况
页号顺序 1 2 3 4 5 6 7 4 2 1 3 6 7 4
块1 l l 1 1 5 5 5 5 1 1 l 1 4
块2 2 2 2 2 6 6 6 6 3 3 3 3
块3 3 3 3 3 7 7 7 7 6 6 6
块4 4 4 4 4 2 2 2 2 7 7
淘汰页号 1 2 3 4 5 6 7 2 1
b最近最久未使用算法的页面淘汰情况
页号顺序 1 2 3 4 5 6 7 4 2 1 3 6 7 4
块1 1 1 1 1 5 5 5 2 2 2 2 7 7
块2 2 2 2 2 6 6 6 1 1 1 1 4
块3 3 3 3 3 7 7 7 3 3 3 3
块4 4 4 4 4 4 4 4 6 6 6
淘汰页号 1 2 3 5 6 7 4 2 1
~~05|05|1|10|A0400047_010_497|1367
^^在一个分段存储管理系统中，其段表如表a所示。试求表b中逻辑地址对应的物理地址是什么？
a一个段表
段号 内存起始地址 段长
0 210 500
1 2350 20
2 100 90
3 1350 590
4 1938 95

b一组逻辑地址
段号 段内地址
0 430
1 10
2 500
3 400
4 112
5 32
^^在分段存储管理系统中，为了实现从逻辑地址到物理地址的转换，系统将逻辑地址中的段号与段表长度进行比较，若段号超过了段表长度，则表示段号太大，于是产生越界中断信号；若未越界，则根据段表始址和段号计算出该段对应段表项的位置，从中读出该段在内存的起始地址，然后，再检查段内地址是否超过该段的段长。若超过，则同样发出越界中断信号；若未越界，则将该段的起始地址与段内位移相加，从而得到了要访问的物理地址。
（1）由于第0段的内存始址为210，段长为500，故逻辑地址（0，430）是合法地址。逻辑地址（0，430）对应的物理地址为：210+430=640。
（2）由于第1段的内存始址为2350，段长为20，故逻辑地址（1，10）是合法地址。逻辑地址（1，10）对应的物理地址为：2350+10=2360。
（3）由于第2段起始地址为100，段长为90，逻辑地址（2，500）的段内位移超过了段长，故该地址为非法地址。
（4）由于第3段的内存始址为1350，段长为590，故逻辑地址（3，400）是合法地址。逻辑地址（3，400）对应的物理地址为：1350+400=1750。
（5）由于第4段的内存始址为1938，段长为95，逻辑地址（4，112）的段内位移超过了段长，故该地址为非法地址。
（6）由于系统中不存在第5段，故逻辑地址（5，32）是非法地址。
~~05|05|1|8|A0400047_010_498|1368
^^某计算机系统采用段页式虚拟存储器方式，已知虚拟地址为32位，按字编址，段表最多可以有1K字，每页16K字，主存容量为64M字。回答以下问题：
（1）计算出虚拟存储器的容量。
（2）分析逻辑地址和物理地址的格式。
（3）计算出段表和页表的长度。
^^（1）虚拟地址为32位且按字编址，所以虚拟存储器的容量=字=4G字。
（2）在段页式虚拟存储器中，虚拟地址格式为：
段号S 段内页号P 页内地址W
由于段表最多可有1K字，所以段表最多可有1K（）个项，段号S为10位，又由于每页16K（）字，所以页内地址W为14位，段内页号P的位数=321014=8位。
段页式虚拟存储器中物理地址格式为：
物理页号 页内地址
其中页内地址与虚拟地址中的页内地址相同，所以位数也相同，为14位，而主存容量为64M （）字，所以物理页号位数=2614=12位。
（3）段表长度为1K字。由于段内地址P为8位，所以页表长度=256字。
~~02|06|1|2|A0400047_010_499|1369
^^在大多数情况下，一条机器指令中是不直接用二进制代码来指定（ ）。
A、下一条指令的地址 B、操作的类型
C、操作数地址 D、结果存放地址
^^A
~~02|06|1|2|A0400047_010_500|1370
^^以下有关指令系统的说法中错误的是（ ）。
A、指令系统是一台机器硬件能执行的指令全体
B、任何程序运行前都要先转化为机器语言程序
C、指令系统只和软件设计有关，而与硬件设计无关
D、指令系统在某种意义上说，可反映一台机器硬件的功能
^^C
~~02|06|1|2|A0400047_010_501|1371
^^某指令系统有245条指令，若采用定长指令结构，用二进制编码，则最少需要（ ）位。
A、6 B、8 C、10 D、16
^^B
~~02|06|1|2|A0400047_010_502|1372
^^有关一地址运算类指令的叙述中，正确的是（ ）。
A、仅有一个操作数，其地址由指令的地址码提供
B、可能有一个操作数，也可能有两个操作数
C、一定有两个操作数，另一个是隐含的
D、指令的地址码字段存放的一定是操作码
^^B
~~02|06|1|2|A0400047_010_503|1373
^^在二地址指令中，操作数的物理位置可安排在（ ）。
I．两个主存单元 II．两个通用寄存器 III．一个主存单元和一个通用寄存器
A、I、II B、II、III C、I、III D、I、Ⅱ、III
^^D
~~02|06|1|2|A0400047_010_504|1374
^^三地址指令中包含（ ）个操作数。
A、0 B、1 C、2 D、3
^^C
~~02|06|1|2|A0400047_010_505|1375
^^程序控制类指令的功能是（ ）。
A、进行主存和CPU之间的数据传送 B、进行CPU和外设之间的数据传送
C、改变程序执行的顺序 D、控制进、出栈操作
^^C
~~02|06|1|2|A0400047_010_506|1376
^^执行一条四地址指令共需（ ）次访问主存（含取指令）。
A、1 B、2 C、3 D、4
^^D
~~02|06|1|2|A0400047_010_507|1377
^^执行一条一地址的加法指令共需（ ）次访问主存（含取指令）。
A、1 B、2 C、3 D、4
^^B
~~02|06|1|2|A0400047_010_508|1378
^^零地址的运算类指令在指令格式中不给出操作数地址，参加的两个操作数来自（ ）。
A、累加器和寄存器 B、累加器和暂存器
C、堆栈的栈顶和次栈顶单元 D、暂存器和堆栈的栈顶单元
^^C
~~02|06|1|2|A0400047_010_509|1379
^^一个计算机系统采用32位单字长指令，地址码为12位，如果定义了250条二地址指令，那么还可以有（ ）条单地址指令。
A、4K B、8K C、16K D、24K
^^D
~~02|06|1|2|A0400047_010_510|1380
^^采用扩展操作码的重要原则是（ ）。
A、操作码长度可变 B、对使用频率高的指令采用短操作码
C、对使用频率低的指令采用短操作码 D、满足整数边界原则
^^A
~~02|06|1|2|A0400047_010_511|1381
^^某指令系统的指令长为8位，每一地址码长3位，采用扩展操作码技术。若指令系统具有2条二地址指令、10条零地址指令，则最多有（ ）条一地址指令。
A、20 B、14 C、10 D、6
^^B
~~02|06|1|2|A0400047_010_512|1382
^^某机器字长为32位，存储器按半字编址，每取出一条指令后PC的值自动增2，说明其指令长度是（ ）。
A、16位 B、32位 C、128位 D、256位
^^B
~~02|06|1|2|A0400047_010_513|1383
^^在指令优化编码方法中，就编码的效率来讲最好的是（ ）。
A、固定长度编码 B、扩展编码法
C、哈夫曼编码 D、以上都不是
^^C
~~02|06|1|2|A0400047_010_514|1384
^^指令系统中采用不同寻址方式的目的主要是（ ）。
A、实现存储程序和程序控制 B、缩短指令长度，扩大寻址空间，提高编程灵活性
C、可以直接访问外存 D、提供扩展操作码的可能，并降低译码难度
^^B
~~02|06|1|2|A0400047_010_515|1385
^^以下说法中正确的足（ ）。
A、寻址方式是指指令如何给出操作数或操作数地址
B、所有指令的寻址方式都相同
C、所有指令都有操作码和地址码
D、指令的功能与寻址方式无关
^^D
~~02|06|1|2|A0400047_010_516|1386
^^为了缩短指令中某个地址段的位数，有效的方法是采取（ ）。
A、立即寻址 B、变址寻址 C、间接寻址 D、寄存器寻址
^^D
~~02|06|1|2|A0400047_010_517|1387
^^单地址指令中为了完成两个数的算术运算，除地址码指明一个操作数外，另一个数采用（ ）方式。
A、立即寻址 B、隐含寻址 C、间接寻址 D、基址寻址
^^B
~~02|06|1|2|A0400047_010_518|1388
^^假定指令中地址码所给出的是操作数的有效地址，则该指令采用（ ）寻址方式。
A、立即 B、直接 C、基址 D、相对
^^B
~~02|06|1|2|A0400047_010_519|1389
^^采用直接寻址方式，则操作数在（ ）中。
A、主存 B、寄存器 C、直接存取存储器 D、光盘
^^A
~~02|06|1|2|A0400047_010_520|1390
^^以下几种寻址方式中，不需要访问主存的是（ ）。
A、寄存器寻址 B、直接寻址 C、相对寻址 D、变址寻址
^^A
~~02|06|1|2|A0400047_010_521|1391
^^以下几种寻址方式中，（ ）方式取操作数最快。
A、直接寻址 B、寄存器寻址 C、相对寻址 D、变址寻址
^^B
~~02|06|1|2|A0400047_010_522|1392
^^以下几种寻址方式中，必须两次访问主存的是（ ）。
A、直接寻址 B、寄存器间接寻址 C、相对寻址 D、变址寻址
^^B
~~02|06|1|2|A0400047_010_523|1393
^^（ ）方式便于数组的处理。
A、间接寻址 B、变址寻址 C、相对寻址 D、基址寻址
^^B
~~02|06|1|2|A0400047_010_524|1394
^^（ ）方式对实现程序浮动提供了支持。
A、变址寻址 B、相对寻址
C、间接寻址 D、寄存器间接寻址
^^B
~~02|06|1|2|A0400047_010_525|1395
^^设指令中的地址码为A，变址寄存器为X，程序计数器为PC、则变址寻址方式的操作数地址为（ ）。
A、（PC）+A B、（A）+（X） C、（A+X） D、A+（X）
^^D
~~02|06|1|2|A0400047_010_526|1396
^^设指令中的地址码为A，变址寄存器为X，基址寄存器为B，程序计数器为PC、则变址间接寻址方式的操作数有效地址EA为（ ）。
A、（X）+（A） B、（X十B） C、（（X）+A） D、（A）+（PC）
^^C
~~02|06|1|2|A0400047_010_527|1397
^^如果指令中的地址码为A，变址寄存器为，基址寄存器为B，则间接变址寻址方式的操作数有效地址EA=（ ）。
A、（X+（A）） B、（X）+（A） C、（B+X）+A D、（A+X）+B
^^B
~~02|06|1|2|A0400047_010_528|1398
^^采用相对寻址方式的转移指令占两个字节，第一个字节是操作码，第二个字节是相对位移量（用补码表示）。每次CPU从存储器取出一个字节，并自动完成（PC）+1PC。假设执行到该转移指令时PC的内容为2003H，要求转移到200AH地址，则该转移指令中的第二个字节的内容应为（ ）。
A、05H B、08H C、F8H D、F5H
^^A
~~02|06|1|2|A0400047_010_529|1399
^^假设某条指令的一个操作数采用变址寻址方式，变址寄存器的内容为8H，指令中给出的形式地址为1200H，地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为3888H，则该操作数的有效地址为（ ）。
A、1200H B、1208H C、12FCH D、3888H
^^B
~~02|06|1|2|A0400047_010_530|1400
^^假设某条指令的一个操作数采用一次间接寻址方式，指令中给出的地址码为1200H，地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为3888H，而3888H单元的内容为88F9H，则该操作数的有效地址为（ ）。
A、1200H B、12FCH C、3888H D、88F9H
^^B
~~02|06|1|2|A0400047_010_531|1401
^^假设某条指令的一个操作数采用两次间接寻址方式，指令中给出的地址码为1200H，地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为3888H，而3888H单元的内容为88F9H，则该操作数的有效地址为（ ）。
A、1200H B、12FCH C、3888H D、88F9H
^^C
~~02|06|1|2|A0400047_010_532|1402
^^假设寄存器R中的数值为200，主存地址为200和300的地址单元中所存内容分别是300和400，则以下（ ）方式中访问到的操作数为200。
A、直接寻址200 B、寄存器间接寻址（R）
C、存储器间接寻址（200） D、寄存器寻址R
^^D
~~02|06|1|2|A0400047_010_533|1403
^^假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为3888H，而3888H单元的内容为88F9H，则该操作数的有效地址为（ ）。
A、1200H B、12FCH C、3888H D、88F9H
^^A
~~02|06|1|2|A0400047_010_534|1404
^^采用变址寻址可以扩大寻址范围，且（ ）。
A、变址寄存器的内容由用户确定，在程序执行过程中不能改变
B、变址寄存器的内容由操作系统确定，在程序执行过程中不能改变
C、变址寄存器的内容由用户确定，在程序执行过程中可以改变
D、变址寄存器的内容由操作系统确定，在程序执行过程中可以改变
^^C
~~02|06|1|2|A0400047_010_535|1405
^^程序转移类指令的功能是（ ）。
A、对数据进行算术运算 B、对数据进行逻辑运算
C、改变指令执行顺序 D、控制数据传送方向
^^C
~~02|06|1|2|A0400047_010_536|1406
^^指令的寻址方式可分为顺序执行和跳跃执行两种方式，其中跳跃执行寻址方式可以实现（ ）。
A、程序顺序执行
B、程序条件转移
C、程序无条件转移
D、程序条件转移和无条件转移
^^D
~~02|06|1|2|A0400047_010_537|1407
^^RISC思想主要基于的是（ ）。
A、减少指令的平均执行周期数 B、减少指令的复杂程度
C、减少硬件的复杂程度 D、便于编译器的编写
^^B
~~02|06|1|2|A0400047_010_538|1408
^^以下关于RISC机器中正确的是（ ）。
A、RISC机器不一定是流水CPU
B、RISC机器一定是流水CPU
C、RISC机器有复杂的指令系统
D、CPU配备很少的通用寄存器
^^B
~~02|06|1|2|A0400047_010_539|1409
^^对于CISC机和RISC机，以下说法错误的是（ ）。
A、RISC机的指令条数比CISC机少
B、RISC机的指令的平均字长比CISC机指令的平均字长短
C、对大多数计算任务来说，RISC机程序所用的指令条数比CTSC机少
D、RISC机和CISC机都在发展
^^B
~~02|06|1|2|A0400047_010_540|1410
^^以下关于RISC的描述正确的是（ ）。
A、支持的寻址方式更多
B、只有取指／存数指令访问存储器，其余指令的操作均在寄存器之间进行
C、指令条数多
D、指令字长不同定
^^B
~~02|06|1|2|A0400047_010_541|1411
^^在以下描述中，符合RISC的特点是（ ）。
A、采用Load/Store指令访问存储器 B、可以不使用流水线技术
C、编译程序简单 D、寻址方式丰富
^^A
~~01|06|1|1|A0400047_010_543|1413
^^计算机所具有的各种指令的集合称为（ ），它反映了计算机的基本功能。
^^指令系统
~~01|06|1|2|A0400047_010_544|1414
^^指令系统是计算机（ ）和（ ）之间的接口。
^^软件 硬件
~~01|06|1|3|A0400047_010_545|1415
^^一般来说，指令应包含两部分，即（ ）和（ ），它们都是采用（ ）表示的。
^^操作码 地址码 二进制数。
~~01|06|1|3|A0400047_010_546|1416
^^在二地址指令中，按操作数的物理位置分为（ ）、（ ）和（ ）。
^^RR RM MM
~~01|06|1|2|A0400047_010_547|1417
^^指令长度等于机器字长的指令称为（ ），指令长度等于两个机器字长的指令称为（ ）。
^^单字长指令 双字长指令
~~01|06|1|1|A0400047_010_548|1418
^^生成操作数有效地址的方式称为（ ）。
^^寻址方式
~~01|06|1|2|A0400047_010_549|1419
^^操作数直接出现在指令中的寻址方式是（ ），操作数地址直接出现在指令中的寻址方式是（ ）。
^^立即寻址 直接寻址
~~01|06|1|1|A0400047_010_550|1420
^^在寄存器间接寻址方式中，从寄存器中读出（ ）。
^^操作数的地址
~~01|06|1|1|A0400047_010_551|1421
^^直接寻址方式中，地址码字段存放的是（ ）。
^^操作码的有效地址
~~01|06|1|1|A0400047_010_552|1422
^^一次间接寻址方式中，地址码字段存放的是（ ）。
^^操作码有效地址所在的主存单元地址
~~01|06|1|2|A0400047_010_553|1423
^^变址寻址方式中，地址码字段存放的是（ ），操作数有效地址是（ ）。
^^形式地址或位移量 形式地址+变址寄存器内容
~~01|06|1|1|A0400047_010_554|1424
^^基址寻址方式中，操作数的有效地址是（ ）。
^^形式地址+基址寄存器内容
~~01|06|1|1|A0400047_010_555|1425
^^相对寻址方式中，操作数的有效地址是（ ）。
^^形式地址+PC的内容
~~01|06|1|2|A0400047_010_556|1426
^^在堆栈寻址方式中，系统设有一个堆栈，SP为堆栈指针，操作数地址可以从堆栈中取出或将操作数地址压入堆栈中，压入堆栈操作是（ ），从堆栈中取出操作数地址的操作是（ ）。
^^SP=SP+1，将操作数地址送入（SP）中； 从（SP）中取出操作数地址，SP=SP1
~~01|06|1|2|A0400047_010_557|1427
^^RISC是（ ）的简称，CISC是（ ）的简称。
^^精简指令集计算机 复杂指令集计算机
~~01|06|1|3|A0400047_010_558|1428
^^RISC的设计原则是（ ）、（ ）和（ ）。
^^使系统设计达到最高的有效速度； 将那些能对系统性能产生净增益的功能用硬件实现，其余大部分利用软件实现； 通过减少指令总数和简化指令功能来降低硬件设计的复杂程度，提高指令执行速度，使指令简单，有效可行
~~03|06|1|1|A0400047_010_559|1429
^^定长指令与变长指令的操作码位数必须相同，而操作数的地址码位数不同。（ ）
^^错
~~03|06|1|1|A0400047_010_560|1430
^^指令中的地址码用于指示下一指令的地址。（ ）
^^错
~~03|06|1|1|A0400047_010_561|1431
^^指令中的操作码用于指定指令的操作类型。（ ）
^^对
~~03|06|1|1|A0400047_010_562|1432
^^计算机指令系统是用汇编语言编制的。（ ）
^^错
~~03|06|1|1|A0400047_010_563|1433
^^立即寻址方式的操作数固定放在指定的寄存器中。（ ）
^^错
~~03|06|1|1|A0400047_010_564|1434
^^相对寻址方式必须两次访存才能获得操作数。（ ）
^^错
~~03|06|1|1|A0400047_010_565|1435
^^寄存器寻址和变址寻址方式都需要访问主存，可才能获得操作数地址。（ ）
^^错
~~03|06|1|1|A0400047_010_566|1436
^^相对寻址、基址寻址和变址寻址都需要借助寄存器来实现寻址操作。（ ）
^^对
~~03|06|1|1|A0400047_010_567|1437
^^有条件转移指令常用的条件码有N、Z、V和X状态位。（ ）
^^错
~~03|06|1|1|A0400047_010_568|1438
^^在寄存器寻址方式中，指定寄存器中存放的是操作数地址。（ ）
^^错
~~03|06|1|1|A0400047_010_569|1439
^^转移指令执行结束后，目标地址可放在任意寄存器中。（ ）
^^错
~~03|06|1|1|A0400047_010_570|1440
^^RISC指令系统中的指令种类多。（ ）
^^错
~~03|06|1|1|A0400047_010_571|1441
^^为了实现其兼容性，新设计的RISC只是从原来CISC系统的指令系统中挑选部分简单指令来实现。（ ）
^^错
~~03|06|1|1|A0400047_010_572|1442
^^RISC机就是通过减少CISC机指令系统中的指令条数来提高计算机的运算速度。（ ）
^^错
~~03|06|1|1|A0400047_010_573|1443
^^RISC机具有更复杂的指令系统。（ ）
^^错
~~03|06|1|1|A0400047_010_574|1444
^^RISC机指令的功能简单，长度短。（ ）
^^错
~~05|06|1|8|A0400047_010_575|1445
^^零地址指令的操作数来自哪里？在一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得？
^^双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
~~05|06|1|9|A0400047_010_576|1446
^^设某机器为定长指令字结构，指令长度为12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令和180条单地址指令。
^^4条三地址指令如下（）：
000 xxx yyy zzz
011 xxx yyy zzz
8条二地址指令如下（1001110000+1=111+1=8）：
100 000 xxx yyy
100 111 xxx yyy
180条单地址指令如下（111 11001101 000 00+1=180）
101 000 000 xxx
111 110 011 xxx
~~05|06|1|9|A0400047_010_577|1447
^^设某机器为定长指令字结构，指令长度为12位，每个地址码占3位。问能否构成三地址指令4条、单地址指令255条、零地址指令64条？为什么？
^^4条三地址指令如下：
000 xxx yyy zzz
011 xxx yyy zzz
255条单地址指令如下
100 000 000 xxx
……
111 111 110 yyy
只能再扩展出零地址指令8条，即
111 111 111 000
…
111 111 111 111
所以不能构成这样的指令系统。
~~05|06|1|9|A0400047_010_578|1448
^^设某指令系统的指令字是16位，每个地址码为6位。若二地址指令15条，一地址指令48条，则剩下的零地址指令最多有多少条？
^^操作码按从短到长的顺序扩展编码。
（1）二地址指令：一个地址码占6位，所以两个地址码占12位，剩下的操作码占4位。共有16种编码，15条指令用掉15种编码（0000~1110），还剩一种编码（I111）。
（2）一地址指令：高4位操作码是1111，最低6位是一个地址码，剩下的中间操作码还有6位。可以有64种编码，指令条数是48，所以还剩16种编码未用。其操作码的编码方式如下：
1111 0 00000～1111 0 11111（32种编码，分配给32条指令）
1111 1 0 0000～1111 1 0 1111（16种编码，分配给16条指令）
（3）零地址指令：可知零地址指令的高10位操作码的编码空间如下：
1111 1 1 0000～1111 1 1 1111
高10位共有16种编码可用，再加上低6位的64种编码，一共可组合成1664=1024种编码，可以分别分配给1024种指令。所以剩下的零地址指令最多有1024条。
~~05|06|1|10|A0400047_010_579|1449
^^设某台计算机有指令128种，有以下两种操作码编码方案：
（1）采用定长操作码编码方案设计其操作码编码。
（2）在128种指令中，常用指令有8种，使用频率达到80%，其余指令的使用频率为20%，采用扩展操作码编码方案设计其操作码编码，并求出其操作码的平均长度。
^^（1）采用定长操作码编码方案时，需要7位操作码（=128，可有128种编码，每种编码表示一种指令）。
（2）采用扩展操作码编码方案时，由于常用指令有8种，用4位代码表示这8种常用指令，那么另外120种指令还需要增加多少位操作码呢?4位代码可表示=16种指令，用去了8种，还剩8种，设增加n位，则8≥120，n≥15，n为整数，则n=4，所以需要加4位，也就是说，需要用8位代码表示不常用的120种指令，具体分配如下表所示。指令的操作码的平均长度=4位×80%+8位20%=4.8位。
扩展操作码的编码方案
操作码 指令编号 说明
0000 0 表示常见的8种指令
0001 1
…
0111 7
1000 0000 8 16种
1000 0001 9
…
1000 1111 23
1001 0000 24 16种
1001 0001 25
…
10011111 39
1110 0000 104 16种
1110 0000 105
…
11101111 119
1111 0000 120 8种
…
1111 0111 127
~~05|06|1|10|A0400047_010_580|1450
^^某计算机指令系统采用12位定长指令码和扩展操作码技术，设每个操作数地址字段均为3位，若指令系统有三地址指令5条、二地址指令10条、一地址指令20条和零地址指令5条。问如何用扩展操作码进行设计。
^^由于每个操作数的地址字段均为3位，所以操作码字段及每个可扩展为操作码字段的地址字段最多可有23条指令。
扩展操作码设计方案如下：
●三地址指令留2编码作为二地址指令的扩展标志，2=6>5，满足设计5条三地址指令的要求。
●二地址指令留3编码作为一地址指令的扩展标志，23=13>10，满足设计10条二地址指令的要求。
●一地址指令留1编码作为零地址指令的扩展标志，31=23>20，满足设计20条一地址指令的要求。
余下的编码留给零地址指令，共可设计1=8>5种，也满足要求。
~~05|06|1|9|A0400047_010_581|1451
^^假设机器字长为8位，回答以下问题：
（1）若有8条指令，采用直接寻址的单地址指令格式。设计单字指令格式，问操作数可以访问多少主存单元。
（2）若有128条指令，采用赢接寻址的双地址指令格式（双操作码长度相等）。设计双字指令格式，问操作数可以访问多少主存单元。
（3）若有128条指令，采用直接寻址或寄存器寻址，设计双字指令格式，问操作数最多可以访问多少主存单元。
^^（1）8条指令对应8个不同的操作码，指令字中必须分出3位（8=）来存放操作码，这样只剩下5位可用于操作数的访问，5位只能访问=32个不同的主存单元。单字指令格式如下：

（2） 128条指令对应7个不同的操作码，指令字中必须分出7位（128=）来存放操作码，第二个字分别用4位存放两个操作码，这样4位只能访问=16个不同的主存单元。双字指令格式如下：

（3）同样操作码占7位，一位为寻址特征位，源操作数和目标操作数各占4位。设寻址特征位为1时表示是寄存器寻址，为0时表示直接寻址。当采用寄存器寻址时，寄存器长8位，可以访问=256个主存单元。这样的双字指令格式如下：

~~05|06|1|8|A0400047_010_582|1452
^^某机器指令字长为18位，具有二地址、一地址和零地址三种指令格式，每个操作数地址码为6位，当操作码长度可变时，最多可安排多少条二地址指令？在此基础上，一地址指令最多可安排多少条？还能安排多少条零地址指令？若使二地址指令条数达到最少，则最多可安排多少条一地址指令？
^^采用扩展操作码技术，能使操作码的长度随地址数的减少而增加。由于指令字长为18位，其中6位为基本操作码字段，剩下12位为两个6位的地址字段，所以最多可安排1=63条二地址指令，在此基础上，一地址指令最多可安排1=63条，最后还能安排=64条零地址指令。
若要使二地址指令条数达到最少，则可安排1条二地址指令，剩下的1种用于扩展，同理，零地址指令为1条时，一地址指令最多，所以最多可安排（1）1=4031条一地址指令。
~~05|06|1|8|A0400047_010_583|1453
^^假设指令字长为16位，操作数的地址码为6位，指令有零地址和一地址两种格式。
（1）设操作码固定，零地址指令有512种，则一地址指令最多有几种？
（2）采用扩展操作码技术，零地址指令有512种，则一地址指令最多有几种？
^^（1）对于一地址指令，操作码长度=166=10，这10位操作码可有=1024种操作。由于操作码固定，也就是说零地址和一地址的操作码长度均为10位，则除去零地址指令512种，剩下一地址指令最多1024512=512种。
（2）采用扩展操作码技术，操作码位数可变，则一地址和零地址的操作码长度分别为10和16位。可见一地址指令操作码每减少一种，就可多构成种零地址指令操作码。设一地址指令有X种，则零地址指令最多有（X）种，依题意：（X）=512
所以，X=1016，即此种情况下，一地址指令最多有1016种。
~~05|06|1|9|A0400047_010_584|1454
^^指令寻址方式和数据寻址方式有什么不同？
^^程序被启动时，程序所包含的指令和数据都被装入到内存中。在程序指令寻址过程中，需要取指令和操作数，确定指令存放位置的过程称为指令寻址方式，确定操作数存放位置的过程称为数据寻址方式。指令寻址和数据寻址其复杂度是不一样的。
指令寻址：指令基本上按执行顺序存放在主存中，执行过程中，指令总是从内存单元被取到指令寄存器IR中。顺序执行时，用指令计数器PC+1来得到下一条指令的地址；跳转执行时，通过转移指令的寻址方式，计算出目标地址，送到PC中即可。目标转移地址的形成方式主要有三种：立即寻址（直接地址）、相对寻址（相对地址）和间接寻址（间接地址）。
数据寻址：开始时数据被存放在内存中，但在指令执行过程中，内存的数据可能被装入到CPU的寄存器，或者内存的堆栈区中；还有的操作数可能是I/O端口中的内容，或本身就包含在指令中（即立即数）。另外，运行的结果也可能要被送到CPU的寄存器中、堆栈申、I/O端口或内存单元中，所以，数据的寻址要涉及到对寄存器、内存单元、堆栈、I/O端口、立即数的访问。此外，操作数可能是某个一维或二维数组的元素，因此，还要考虑如何提供相应的寻址方式，以便在内存中找到数组元素。综上所述，数据的寻址比指令的寻址要复杂得多。
~~05|06|1|8|A0400047_010_585|1455
^^哪几种寻址方式除去取指令以外不访问存储器？哪几种寻址方式除去取指令外只需访问一次存储器？
^^除去取指令以外不访问存储器的寻址方式有立即寻址和寄存器寻址。除去取指令外，只需访问一次存储器的寻址方式有直接寻址、寄存器间接寻址、变址寻址、基址寻址、相对寻址和堆栈寻址。
~~05|06|1|8|A0400047_010_586|1456
^^根据操作数所在的位置，指出其寻址方式的名称。
（1）操作数在寄存器。
（2）操作数的地址在通用寄存器中。
（3）操作数在指令中。
（4）操作数的地址在指令中。
（5）操作数地址的地址在指令中。
（6）操作数的地址为基址寄存器内容与位移量之和。
（7）操作数的地址为变址寄存器内容与位移量之和。
（8）操作数的地址为程序计数器内容与位移量之和。
（9）操作数为栈顶元素。
^^（1）属寄存器寻址。
（2）寄存器间接寻址。
（3）属立即寻址。
（4）属直接寻址。
（5）属间接寻址。
（6）属基址寻址。
（7）属变址寻址。
（8）属相对寻址。
（9）属堆栈寻址。
~~05|06|1|8|A0400047_010_588|1458
^^对于以下不同的取操作数要访问几次内存？
（1）取直接寻址的操作数。
（2）取间接寻址的操作数。
（3）取寄存器寻址的操作数。
（4）取寄存器间接寻址的操作数。
^^（1）取直接寻址的操作数要访问内存1次。只要根据指令中给出的内存单元地址访问一次内存，取出来的就是操作数。
（2）取间接寻址的操作数至少访问内存两次。先根据指令中给出的内存单元地址访问一次内存，取出来的是操作数的地址；再根据操作数的地址去内存访问一次，取出来的才是操作数，所以一共访问两次内存。如果是多级间接地址的话，可能还要访问内存。
（3）取寄存器寻址的操作数不需要访问内存。从指定寄存器中取出的就是操作数。
（4）取寄存器问接寻址的操作数要访问内存1次。先从指令给出的寄存器中取出操作数地址，再根据操作数地址到内存涛问，从而得到操作数。
~~05|06|1|8|A0400047_010_589|1459
^^某计算机指令系统若采用定长操作码，变长指令码格式。回答以下问题：
（1）采用什么寻址方式的指令码长度最短？什么寻址方式的指令码长度最长？
（2）采用什么寻址方式的执行速度最快？什么寻址方式的执行速度最慢？
（3）若指令系统采用定长指令码格式，那么采用什么寻址方式执行速度最快？
^^若采用定长操作码，变长指令码格式，则：
（1）南于通用寄存器的数量有限，可以用较少的二进制位来编码，所以采用寄存器寻址方式和寄存器问接寻址方式的指令码长度最短。因为需要在指令中表示数据和地址，所以立即寻址方式、直接寻址方式和间接寻址方式的指令码长度最长。太短的话，则无法表示范围较大的立即数和寻址到较大的内存地址空间。
（2）由于通用寄存器位于CPU内部，无需到内存读取操作数，所以寄存器寻址方式的执行速度最快。而间接寻址方式需要读内存两次，第1次由操作数的间接地址读到操作数的地址，第2次再由操作数的地址读到操作数，所以间接寻址方式的执行速度最慢。
（3）若指令系统采用定长指令码格式，所有指令（包括采用立即寻址方式的指令）所包含的二进制位数均相同，则立即寻址方式的执行速度最快，因为在读到指令的同时，便立即取得操作数。而采用变长指令码格式时，由于要表示一定范围内的立即数，包含立即数的指令通常需要较多的二进制位，取指令时，可能需要不止一次地读内存来完成取指令。因此，采用变长指令码格式时，寄存器寻址方式的执行速度最快。
~~05|06|1|9|A0400047_010_590|1460
^^一种二地址RR型，RS型指令结构如下：
OP 源寄存器 目标寄存器 I P 地址码A
6位 4位 4位 1位 2位 16位
其中源寄存器、目标寄存器都是通用寄存器，I为间接寻址标志位，p为寻址模式字段，A为地址码字段，通过I、p、A的组合，可构成RS型寻址方式的有效地址EA。给出下表中6种寻址方式对应的有效地址EA的算法表达式。
6种寻址方式
寻址方式 I p 有效地址EA算法 说明
直接寻址 0 00
相对寻址 0 01 PC为程序计数器
变址寻址 0 10 Rx为受址奇仔嚣
寄存器间接寻址 1 11 R为通用奇仔器
间接寻址 1 00
基址寻址 0 11 Rb为基址寄存器
^^6种寻址方式的有效地址计算算法如下表所示。
6种寻址方式的有效地址计算算法
寻址方式 I P 有效地址EA算法 说明
直接寻址 0 00 EA=A
相对寻址 0 01 EA=（PC）+A PC为程序计数器
变址寻址 0 10 EA=（Rx）+A Rx为变址奇仔器
寄存器间接寻址 1 11 EA=（R） R为通用寄存器
间接寻址 1 00 EA=（A）
基址寻址 0 11 EA=（Rb）+A Rb为基址奇仔器
~~05|06|1|8|A0400047_010_591|1461
^^设机器字长为16位，主存容量为128K字节，指令字长度为16位或32位，共78条指令，请设计计算机的指令格式，要求有直接、立即数、相对、变址4种寻址方式。
^^由已知条件可知，机器字长为16位，主存容量128KB/16=64K字，因此MAR为16位，共78条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I/O指令，双字长用于访问主存的指令，它们的格式如下图所示。
寻址方式由寻址模式X定义如下。
X=00:直接寻址，EA=D （64K）。
X=01:立即数寻址，D=操作数。
X=10:相对寻址，EA=（PC）D，PC为16位。
X=11:变址寻址，EA=（）+D，为10位。

指令格式
~~05|06|1|8|A0400047_010_592|1462
^^指令格式结构如下（其中X表示寻址特征位），分析指令格式及寻址方式的特点。
31 26 25 24 20 19 0
目标寄存器 20位地址
^^①该指令格式是一个单字长二地址指令，用于访问存储器，操作码字段可指定64（=64）种操作。
②属RM型指令，一个操作数在通用寄存器中（共=16个），另一个操作数在主存中。
③有效地址可通过寻址特征位确定，可有4种组合（X=00、01、10、11），即指定4种寻址方式。
~~05|06|1|10|A0400047_010_593|1463
^^在某32位计算机指令系统中，若指令均为单字长指令，操作码固定为8位，不设置寻址方式码，请按地址码字段给出不同指令格式，并分析其寻址范围。
^^指令字长为32位。一地址指令的格式如下：
OP
8位 24位
其寻址范围为0～1。
二地址指令的格式如下：
OP
8位 12位 12位
其寻址范围为0～1。
三地址指令的格式如下：
OP
8位 8位 8位 8位
其寻址范围为0～1。
四地址指令的格式如下：
OP
8位 8位 8位 8位 6位
其寻址范围为0～1。
~~05|06|1|8|A0400047_010_594|1464
^^设某机器配有基址寄存器和变址寄存器，采用一地址格式的指令系统，允许直接和间接寻址，且指令字长、机器字长和存储字长均为16位。
（1）若采用单字长指令，共能完成105种操作，则指令可直接寻址的范围是多少？一次间址的寻址范围是多少？画出其指令格式并说明各字段的含义。
（2）若存储字长不变，可采用什么方法直接访问容量为16MB的主存？
^^（1）在单字长指令中能完成105种操作，因此取操作码位数=7位。因允许直接和间接寻址，且有基址寄存器和变址寄存器，故取2位寻址特征位，其指令格式如下：
OP M A
7位 2位 7位
其中，OP为操作码，可完成105种操作；M为寻址特征，可反映4种寻址方式；A为形式地址。这种指令格式可直接寻址=128，一次间址的寻址范围是0～。
（2）容量为16MB的存储器，正好与存储字长为16位的8M存储器容量相等，即16MB=8M16位。欲使指令直接访问16MB的主存，可采用双字长指令，其操作码和寻址特征位均不变，其格式如下：
OP M
7位 2位 7位 16位
其中形式地址为∥（两地址码拼接），共7+16=23位。=8M，即可直接访问主存的任一位置。
~~05|06|1|8|A0400047_010_595|1465
^^某计算机转移指令占2个字节，采用相对寻址方式，指令的第1个字节是操作码，第2个字节是补码表示的相对位移量。每当CPU读取指令的同时，程序计数器PC的内容自增，指向下一条指令。由于转移指令占2个字节，故当读取转移指令时，（PC）+2PC。回答以下问题：
（1）设转移指令的地址为0222H，转向地址为0246H，试计算指令第2个字节内用补码表示的相对位移量。
（2）若转移指令的地址为0318H，转向地址为0300H，则指令第2个字节内补码表示的相对位移量又是多少？
^^由于CPU在读指令阶段（指令尚未执行时），程序计数器（PC）的内容自增，指向下一条指令，故当转移指令执行时，PC的内容已是转移指令的下一条指令的地址。因此，相对位移量实际上应当是转向地址与转移指令的下一条指令之间的距离（相对位移量）。由于转移指令占2个字节，因此，转移指令的下一条指令地址=转移指令地址+2，即：相对位移量=转向地址（转移指令地址+2）。
（1）指令的第2个字节内用补码表示的相对位移量是：0246H（0222H+2）=22H（34D）。
（2）指令的第2个字节内用补码表示的相对位移量是：0300H（0318H+2）=E6H（26D的补码）。
~~05|06|1|8|A0400047_010_596|1466
^^一台处理机具有如下指令格式

格式表明有8位通用寄存器（长度16位），X指定寻址模式，主存实际容量为256K字。
（1）假设不用通用寄存器也能直接访问主存中的每一个单元，并假设操作码字段OP=6位，请问地址码字段应分配多少位？指令字长度应有多少位？
（2）假设X=11时，指定的那个通用寄存器用做基值寄存器，请提出一个硬件设计规划，使得被指定的通用寄存器能访问1M主存空间中的每一个单元。
^^（1）因为=256K，所以地址码字段=18位，操作码字段=6位，这样指令长度=18+3+3+6+2=32位。
（2）此时指定的通用寄存器用作基值寄存器（16位），但16位长度不足以覆盖1M字地址空间，为此将通用寄存器左移，4位低位补0形成20位基地址。然后与指令字形式地址相加得有效地址，可访问主存1M地址空间中的任何单元。
~~05|06|1|10|A0400047_010_597|1467
^^某机器主存容景为4M16位，且存储字长等于指令字长，若该机器指令系统能完成97种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、立即等6种寻址方式。回答以下问题：
（1）画出一地址指令格式并指出各字段的作用。
（2）该指令直接寻址的最大范围。
（3）一次间址和多次间址的寻址范围。
（4）立即数的范围（十进制数表示）。
（5）相对寻址的位移量（十进制数表示）。
（6）上述6种寻址方式的指令哪一种执行时间最短？哪一种最长？哪一种便于用户编制处理数组问题的程序？哪一种便于程序浮动？为仆么？
^^（1）主存容量为4M 16位，则指令字长为16位，一地址指令格式如下：
OP M A
7位 3位 6位
其中，OP为操作码字段，共7位，可反映97种操作，因为操作码字段长度=7；M寻址方式的特征字段，共3位，可反映6种寻址方式；A形式地址字段，共1673=6位。
（2）直接寻址的最大范围为0~1。
（3）由于存储字长为16位，故一次间址的寻址范围为。若多次间址，需要利用存储字的最高位来区别是否继续间接寻址，故寻址范围为0～1。
（4）立即数的范围是：对于有符号数为~+1（即32～+31），对于无符号数为0～1（即0～63）。
（5）相对寻址的位移量为~+1（即32～+31）。
（6）上述6种寻址方式中，因立即数由指令直接给出，故立即寻址的指令执行时间最短。间接寻址在指令的执行阶段要多次访存（一次间接寻址也要两次访存，多次间接寻址要多次访存），故执行时间最长。变址寻址由于变址寄存器的内容由用户给定，而且在程序的执行过程中允许用户修改，而其形式地址始终不变，故变址寻址的指令便于用户编制处理数组问题的程序。相对寻址操作数的有效地址只与当前指令地址相差一定的位移量，与直接寻址相比，更有利于程序浮动。
~~05|06|1|9|A0400047_010_598|1468
^^一台计算机具有的指令字格式如下（主存按字寻址）：
1位 2位
X OP 寄存器 地址
其中，每个指令字中专门分出2位来指明选用哪一个通用寄存器（设通用寄存器为12位）；最高位用来指明它所选定的那个通用寄存器将用作变址寄存器（X=1时）；主存容量最大为16384字。
（1）假如不用通用寄存器也能直接访问主存中的每一个操作数，同时假设有用的操作码位数至少有7位，试问在此情况下，地址码应分配多少位？OP码应分配多少位？指令字应有多少位？
（2）假设条件位X=O，且指令中也指明要使用某个通用寄存器，此种情况表明指定的那个通用寄存器将用作基值寄存器。请提出一个硬件设计规则，使得被指定的通用寄存器能访问主存中的每一个位置。
（3）假设主存容量扩充到32768字，且假定硬件结构已经确定不变，问采用什么实际方法可解决这个问题？
^^（1）主存容量最大为16384=个字，所以地址码长度为14位，操作码长度为7位，则指令字长=1+7+2+14=24位。
（2）此时指定的通用寄存器用作基值寄存器（12位），但12位长度不足以覆盖163 84=16K地址空间，为此可将通用寄存器内容（12位）左移2位（低位补0）形成14位基地址，然后与形式地址相加得到一个地址，该地址可访问盘存16K地址空问中的任一单元。
（3）因为不允许改变硬件结构，可采用间接寻址方式来解决这一问题。
~~05|06|1|8|A0400047_010_599|1469
^^某16位机器所使用的指令格式和寻址方式如下图所示，该机器有两个20位基址寄存器，4个16位变址寄存器，16个16位通用寄存器，指令汇编格式中的S（源）、D（目标）都是通用寄存器，m是主存的一个单元，三种指令的操作码分别是MOV（OP）=AH，STA（OP）1BH，1DA（OP）=3 CH，MOV是传送指令，STA为写数指令，1DA为读数指令。要求回答以下问题（题中地址末尾的H表示是十六位地址）：
（1）分析三种指令的指令格式和寻址方式特点
（2）处理机完成哪一种操作所花时间最短？哪一种最长？第二种指令的执行时间有时会等于第三种指令的执行时间吗？
（3）下列情况下每个十六进制指令字分别代表什么操作？其中有编码不正确时，如何改正才能成为合法指令？
①FOFIH、3CD2H
②2856H
③6FD6H
④1C2H

指令格式和寻址方式
^^（1）第一种指令是单字长二地址指令，属RR型；第二种指令是双字长二地址指令，属RS型，其中S采用基址寻址或变址寻址，R由源寄存器决定；第三种也是双字二地址指令，属RS型，其中R由目标寄存器决定，S由20位地址（直接寻址）决定。
（2）处理器完成第一种指令所花的时间最短，因为是RR型指令，不需要访问存储器。第二种指令所花的时间最长，因为是RS型指令，需要访问存储器，同时要进行寻址方式的变换运算（基址或变址），这也要时间。第二种指令的执行时间不会等于第三种指令，因为第三种指令虽也访问存储器，但节省了求有效地址运算的时间开销。
（3）根据已知条件：MOV（OP）=0010101，STA（OP）=011011，1DA（OP）=111100，将指令的十六进制格式转换成二进制代码且比较后可知：
①FOFIH和3CD2H指令代表1DA指令，编码正确，其含义是把主存13CD2H地址单元的内容取至15号寄存器。
②2856H代表MOV指令，编码正确，含义是把6号源寄存嚣的内容传送至5号目标寄存器。
③6FD6H是单字长指令，一定是MOV指令，但编码错误，可改正为28D6H。
④1C2H是编码错误，可改正为28C2H，代表MOV指令。
~~05|06|1|8|A0400047_010_600|1470
^^假定一台计算机具有32个通用寄存器，该计算机的指令系统可以完成62个操作。该指令系统支持直接寻址、寄存器寻址、寄存器间接寻址、基址寻址共4种寻址方式。在该指令系统中，有一条整数除法指令，记为DIVi，该指令的长度为20位。对于DIVi，除数可以存放在任何一个通用寄存器中，商存放在指定的寄存器中，余数也存放存寄存器中。回答以下问题：
（1）若采用直接寻址方式，则除数和余数也都放在指定寄存器中，寻址范围是多少？
（2）若采用寄存器间接寻址方式，则可供存放余数的寄存器最少有多少个？
（3）若采用基址寻址方式，余数存放在指定寄存器中，地址偏移量的范围为32~31，可以作为基址寄存器的寄存器有多少个？
^^（1）对于DIVi，题中只有被除数存放位置没有确定，其余的除数、商和余数都是在寄存器中，所以题中的直接寻址方式可理解为被余数的寻址方式。指令系统中有62个操作，所以操作码需6位，通用寄存器共32个，所以需要5位编码来表示。若采用直接寻址方式，除数与余数也都放在指定的寄存器中，题中说明商也在指定的寄存器中，所以指令中三者都不需要表示出来，而由操作码隐含表示。指令总长度为20位，所以若采用直接寻址方式时被除数地址位数=206=14位，寻址范围为=16K。
（2）若被除数采用寄存器间接寻址方式，需要5位编码来表示寄存器号。除数可以存放在任何一个通用寄存器中，所以也需要5位编码，商存放在指定的寄存器中，所以在指令中不需要表示出来，而由操作数隐含表示，所以在指令码中剩下表示余数的位数为20655=4位，则可供存放余数的寄存器最少有=16个。
（3）若被除数采用基址寻址方式，除数可以存放在任何一个通用寄存器中，所以也需要5位编码，商和余数存放在指定的寄存器中，则在指令中不需要表示出来，而基址寻址中的地址偏移量为32～31，则可采用6位补码表示，所以在指令码中剩下表示基址寄存器的位数为20656=3位，则可供存放余数的寄存器最少有=8个。
~~05|06|1|8|A0400047_010_601|1471
^^简述RISC指令系统的特点。
^^RISC指令系统选取使用频率最高的一些（简单）指令和有用但不复杂的指令直接由硬件实现，其指令长度固定，指令格式种类少，寻址方式少，只有取／存数指令才允许访存，其余指令的操作都在寄存器间进行，且大多在一个时钟周期内完成。归纳起来，RISC指令系统的特点是：指令长度固定，指令格式和寻址方式种类少。
~~05|06|1|8|A0400047_010_602|1472
^^简述CISC和RISC的主要区别。
^^CISC和RISC的主要区别如下表所示。
CISC和RISC的主要区别
比较内容 CISC RISC
指令系统 一般大于200 一般小于100
指令格式 一般大于4 一般小于4
指令字长 不固定 等长
可访存指令 币加限制 只有1oad/store指令
各种指令使用频率 相差很大 相差不大
各种指令执行时间 相差很大 绝大多数在一个机器周期内完成
优化编译实现 很难 较容易
控制器实现方式 绝大多数为微程序控制 绝大多数为硬布线控制
软件系统开发周期 较短 较长

~~02|07|1|2|A0400047_010_603|1473
^^CPU足指（ ）。
A、控制器 B、运算器和控制器
C、运算器、控制器和主存 D、都不对
^^B
~~02|07|1|2|A0400047_010_604|1474
^^所谓n比特的CPU，n是指（ ）。
A、地址总线线数 B、数据总线线数
C、控制总线线数 D、I/O线数
^^B
~~02|07|1|2|A0400047_010_605|1475
^^CPU中不包括（ ）。
A、存储器地址寄存器 B、指令寄存器
C、地址译码器 D、程序计数器
^^C
~~02|07|1|2|A0400047_010_606|1476
^^以下部件中不属于执行部件的是（ ）。
A、控制器 B、存储器 C、运算器 D、I/O设备
^^A
~~02|07|1|2|A0400047_010_607|1477
^^下面（ ）部件不包含在中央处理器CPU中。
A、ALU B、控制器 C、寄存器 D、DRAM
^^D
~~02|07|1|2|A0400047_010_610|1480
^^在CPU中，跟踪后继指令地址的寄存器是（ ）。
A、指令寄存器 B、程序计数器 C、地址寄存器 D、状态寄存器
^^B
~~02|07|1|2|A0400047_010_611|1481
^^下面有关程序计数器PC的叙述中，错误的是（ ）。
A、PC中总是存放指令地址
B、PC的值由CPU在执行指令的过程中进行修改
C、转移指令时，PC的值总是修改为转移目标指令的地址
D、PC的位数一般和存储器地址寄存器MAR的位数相同
^^C
~~02|07|1|2|A0400047_010_613|1483
^^程序计数器PC用来存放指令地址，其位数和以下（ ）相同。
A、指令寄存器IR B、主存数据寄存器MDR
C、程序状态字寄存器PSW D、主存地址寄存器MAR
^^D
~~02|07|1|2|A0400047_010_617|1487
^^在计算机系统中表示程序和机器运行状态的部件是（ ）。
A、程序计数器 B、累加寄存器
C、中断寄存器 D、程序状态字寄存器
^^D
~~02|07|1|2|A0400047_010_618|1488
^^状态寄存器用来存放（ ）。
A、算术运算结果
B、逻辑运算结果
C、运算类型
D、算术、逻辑运算及测试指令的结果状态
^^D
~~02|07|1|2|A0400047_010_619|1489
^^下面有关CPU的寄存器的描述中，正确的是（ ）。
A、CPU中的所有寄存器都可以被用户程序使用
B、一个寄存器不可能既作数据寄存器，又作地址寄存器
C、程序计数器用来存放指令
D、地址寄存器的位数一般和存储器地址寄存器MAR的位数相同
^^D
~~02|07|1|2|A0400047_010_620|1490
^^指令译码器是对（ ）进行译码。
A、整条指令 B、指令的操作码字段
C、指令的地址码字段 D、指令的地址
^^B
~~02|07|1|2|A0400047_010_621|1491
^^微命令发生器的作用是（ ）。
A、从主存中取出指令 B、完成指令操作码的分析功能
C、产生控制时序 D、产生各种微操作控制信号
^^D
~~02|07|1|2|A0400047_010_622|1492
^^微命令发生器的设计与下列因素基本无关的是（ ）。
A、CPU寄存器数量 B、指令系统
C、数据通路 D、机器字长
^^A
~~02|07|1|2|A0400047_010_624|1494
^^采用同步控制的目的是（ ）。
A、提高执行速度
B、简化时序控制
C、满足不同操作对时间安排的需要
D、满足不同设备对时间安排的需要
^^B
~~02|07|1|2|A0400047_010_626|1496
^^硬连接控制器是一种（ ）。
A、组合逻辑 B、时序逻辑 C、存储逻辑 D、同步逻辑
^^A
~~02|07|1|2|A0400047_010_628|1498
^^指令周期是指（ ）。
A、CPU从主存取出一条指令的时间
B、CPU执行一条指令的时间
C、CPU从主存取出一条指令加上执行这条指令的时间
D、时钟周期时间
^^C
~~02|07|1|2|A0400047_010_629|1499
^^指令周期由一到几个机器周期组成，第一个机器周期是（ ）。
A、从主存中取出指令字 B、从主存中取出指令操作码
C、从主存中取出指令地址码 D、从主存中取出指令的地址
^^A
~~02|07|1|2|A0400047_010_630|1500
^^（ ）可区分存储单元中存放的是指令还是数据。
A、存储器 B、运算器 C、控制器 D、用户
^^C
~~02|07|1|2|A0400047_010_632|1502
^^下列说法中，合理的是（ ）。
A、执行各条指令的机器周期数相同，各机器周期的长度均匀
B、执行各条指令的机器周期数相同，各机器周期的长度可变
C、执行各条指令的机器周期数可变，各机器周期的长度均匀
D、执行各条指令的机器周期数町变，各机器周期的长度可变
^^C
~~02|07|1|2|A0400047_010_633|1503
^^下面有关指令周期的叙述中，错误的是（ ）。
A、指令周期的第一个子周期一定是取指子周期
B、乘法指令的执行子周期和加法指令的执行子周期一样长
C、在有间接寻址方式的指令周期中，至少访问两次内存
D、在一条指令执行结束、取下条指令之前查询是否有中断发生
^^B
~~02|07|1|2|A0400047_010_634|1504
^^某计算机系统中，CPU包含有PC、MDR、IR和MAR等。若CPU要执行的指令为：MOV ，#100（即将数值100传送到寄存器中），则CPU首先要完成的操作是（ ）。
A、100 B、100MDR C、（PC）MAR D、（PC）IR
^^C
~~02|07|1|2|A0400047_010_637|1507
^^以下说法中，（ ）是正确的。
A、指令周期等于机器周期 B、指令周期大于机器周期
C、指令周期是机器周期的两倍 D、指令周期小于机器周期
^^B
~~02|07|1|2|A0400047_010_639|1509
^^CPU响应中断时，进入“中断周期”，此时采用硬件方法保护并更新程序计数器PC内容，而不是由软件完成，这丰要是为了（ ）。
A、加快访问主存速度 B、节省主存空间
C、提高中断响应速度 D、易于编制中断处理程序
^^C
~~02|07|1|2|A0400047_010_640|1510
^^CPU响应中断的时间是（ ）。
A、一条指令执行结束 B、I/O设备提出中断
C、取指周期结束 D、指令周期结束
^^A
~~02|07|1|2|A0400047_010_641|1511
^^以下叙述中错误的是（ ）。
A、取指操作是控制器固有的功能，不需要在操作码控制下完成
B、所有指令的取指操作是相同的
C、在指令长度相同的情况下，所有指令的取指操作是相同的
D、中断周期是在指令执行完成后出现的
^^B
~~02|07|1|2|A0400047_010_644|1514
^^计算机的执行速度与（ ）有关。
A、主频 B、主频、平均机器周期
C、主频、平均机器周期和平均指令周期 D、都不对
^^C
~~02|07|1|2|A0400047_010_646|1516
^^一个节拍脉冲持续的时间长短是（ ）。
A、指令周期 B、机器周期 C、时钟周期 D、都不对
^^C
~~02|07|1|2|A0400047_010_647|1517
^^三级时序系统提供的三级时序信号是（ ）。
A、指令周期、机器周期、节拍 B、指令周期、机器周期、时钟周期
C、机器周期、节拍、脉冲 D、指令周期、微指令周期、时钟周期
^^C
~~02|07|1|2|A0400047_010_649|1519
^^以下说法正确的是（ ）。
A、加法指令的执行周期一定要访存
B、加法指令的执行周期一定不要访存
C、指令的地址码给出存储器地址的加法指令，在执行周期一定访存
D、都不对
^^D
~~02|07|1|2|A0400047_010_651|1521
^^在组合逻辑控制器中，微操作信号发生器的设计与（ ）因素无关。
A、CPU寄存器的个数 B、指令系统
C、数据通路 D、机器字长
^^A
~~02|07|1|2|A0400047_010_652|1522
^^假设微操作控制信号用表示，指令操作码译码器输出用表示，节拍电位信号用表示，节拍脉冲信号用表示，状态反馈信号用表示，则硬布线控制器的基本原理可描述为（ ）。
A、=f（，） B、=f（，）
C、=f（，，） D、=f（，，，）
^^D
~~02|07|1|2|A0400047_010_653|1523
^^微程序存放在（ ）中。
A、控制存储器 B、RAM C、指令寄存器 D、内存储器
^^A
~~02|07|1|2|A0400047_010_654|1524
^^存放微程序的控制存储器称为（ ）。
A、高速缓冲存储器 B、控制存储器 C、虚拟存储器 D、主存储器
^^B
~~02|07|1|2|A0400047_010_655|1525
^^微程序控制存储器属于（ ）的一部分。
A、主存 B、外存 C、CPU D、都不是
^^C
~~02|07|1|2|A0400047_010_656|1526
^^在微程序控制器中，执行指令微程序的首条微指令地址是通过（ ）得到的。
A、程序计数器 B、前条微指令
C、PC+l D、指令操作码映射
^^D
~~02|07|1|2|A0400047_010_657|1527
^^以下说法正确的是（ ）。
A、采用微程序控制器是为了提高速度
B、控制存储器由高速RAM电路组成
C、微指令计数器决定指令执行顺序
D、一条微指令存放在控制存储器的一个单元中
^^D
~~02|07|1|2|A0400047_010_658|1528
^^以下说法正确的是（ ）。
A、控制器产生的所有控制信号称为微指令
B、微程序控制器比硬布线控制器更加灵活
C、微处理器的程序称为微程序
D、采用微程序控制器的处理器称为微处理器
^^B
~~02|07|1|2|A0400047_010_660|1530
^^在微程序摔制器中，机器指令与微指令的关系是（ ）。
A、每一条机器指令由一条微指令来执行
B、一条机器指令由一段用微指令编成的微程序来解释执行
C、一段机器指令组成的程序可由一个微程序来执行
D、每一条微指令由一条机器指令来解释执行
^^B
~~02|07|1|2|A0400047_010_661|1531
^^在采用增量方式的微指令中，下一条微指令的地址（ ）。
A、在微指令计数器PC中 B、在程序计数器PC中
C、根据条件码产生 D、在当前的微指令中
^^A
~~02|07|1|2|A0400047_010_662|1532
^^在采用断定方式的微指令中，下一条微指令的地址（ ）。
A、在微指令计数器PC中
B、在程序计数器PC中
C、根据当前的微指令的后继地址和转移控制字段条件码产生
D、在当前的微指令中
^^C
~~02|07|1|2|A0400047_010_663|1533
^^在微程序控制器中，微程序的入口地址是由（ ）形成的。
A、机器指令的地址码字段 B、微指令的微地址码字段
C、机器指令的操作码字段 D、微指令的操作码字段
^^C
~~02|07|1|2|A0400047_010_664|1534
^^微地址是指微指令（ ）。
A、在主存的存储位置 B、在堆栈的存储位置
C、在磁盘的存储位置 D、在控制存储器的存储位置
^^D
~~02|07|1|2|A0400047_010_667|1537
^^水平型微指令与垂直型微指令相比（ ）。
A、前者一次只能完成一个操作 B、后者一次只能完成一个操作
C、两者都是一次只能完成一个操作 D、两者都能一次完成多个操作
^^B
~~02|07|1|2|A0400047_010_668|1538
^^某计算机指令系统共有101种操作，采用微程序控制方式时，控制存储器中相应有（ ）个微程序。
A、101 B、102 C、103 D、104
^^B
~~02|07|1|2|A0400047_010_669|1539
^^在微指令格式设计过程中，有8个具有互斥性的微命令被分配到一组，当该组采用编码方法表示时，微指令格式的相关字段至少需要（ ）位。
A 2 B、3 C、4 D、8
^^C
~~02|07|1|2|A0400047_010_670|1540
^^兼容性微命令指几个微命令是（ ）。
A、可以同时出现的 B、可以相继出现的
C、可以相互替代的 D、可以相互容错的
^^A
~~02|07|1|2|A0400047_010_671|1541
^^硬布线控制器与微程序控制器相比（ ）。
A、硬布线控制器的时序系统比较简单
B、微程序控制器的时序系统比较简单
C、两者的时序系统复杂程度相同
D、可能是硬布线控制器的时序系统简单，也可能是微程序控制器的时序系统简单
^^B
~~02|07|1|2|A0400047_010_672|1542
^^微程序控制器的速度比硬布线控制器慢，主要是因为（ ）。
A、增加了从磁盘存储器读取微指令的时间
B、增加了从主存读取微指令的时间
C、增加了从指令寄存器读取微指令的时间
D、增加了从控制存储器读取微指令的时间
^^D
~~01|07|1|5|A0400047_010_673|1543
^^在CPU中有多个寄存器，其中，IR存放（ ），PC存放（ ），MAR存放（ ），MDR存放（ ），PSW存放（ ）。
^^当前指令 下一条指令的地址 操作数地址 操作数 程序状态字
~~01|07|1|2|A0400047_010_674|1544
^^当指令顺序执行时，PC的值（ ），当跳跃执行时，PC的值取自指令中的（ ）。
^^自动加1 指令地址字段
~~01|07|1|2|A0400047_010_675|1545
^^机器指令中本条指令地址是由（ ）给出的，下条指令地址通常由（ ）产生的。
^^PC （PC）+1
~~01|07|1|6|A0400047_010_676|1546
^^控制器可分为（ ）控制器和（ ）控制器，前者采用（ ），控制信号由（ ）产生，后者采用（ ），控制信号由产生（ ）。
^^组合逻辑 微程序 组合逻辑 门电路 存储逻辑 控制存储器
~~01|07|1|1|A0400047_010_677|1547
^^计算机的协调工作需要时间标志，而时间标志是由（ ）提供的。
^^时序信号
~~01|07|1|2|A0400047_010_678|1548
^^指令周期常用若干个（ ）来表示，而后者又包含若干个（ ）。
^^机器周期 时钟周期
~~01|07|1|3|A0400047_010_679|1549
^^CPU从（ ）取出一条指令加以执行，所需全部时间称为（ ），由于各种指令功能不同，所需时间是（ ）。
^^主存 指令周期 不同的
~~01|07|1|1|A0400047_010_680|1550
^^任何指令的第一个周期（即取指周期）都是（ ）。
^^取指令
~~01|07|1|3|A0400047_010_681|1551
^^取指令操作是从（ ）读出指令，并将该指令传送到（ ）。
^^主存 指令寄存器IR中
~~01|07|1|2|A0400047_010_682|1552
^^CPU周期也称为（ ），表示完成指令的各功能阶段的所需时间，各阶段的功能不同，它们的CPU周期是（ ）。
^^机器周期 相同的
~~01|07|1|4|A0400047_010_683|1553
^^双操作数指令的指令周期包含（ ）、（ ）、（ ）和（ ）共4个机器周期。
^^取指令 取源操作数 取目的操作数 执行指令
~~01|07|1|3|A0400047_010_684|1554
^^CPU采用同步控制方式时，控制器常使用（ ）、（ ）和（ ）三级时序系统来提供定时信号。
^^机器周期 时钟周期 工作脉冲
~~01|07|1|1|A0400047_010_685|1555
^^节拍电位是指机器周期内部的时序信号，通常和（ ）一致。
^^时钟周期
~~01|07|1|2|A0400047_010_686|1556
^^指令地址来源于（ ），数据地址来源于（ ）。
^^程序计数器PC 地址形成部件
~~01|07|1|3|A0400047_010_687|1557
^^组合逻辑控制器是用（ ）实现的，优点足（ ），缺点是（ ），调试、修改和扩充指令困难。
^^基本逻辑门电路 速度快 逻辑设计很复杂
~~01|07|1|3|A0400047_010_688|1558
^^硬布线器的设计方法是：先画出（ ）流程图，再利用（ ）写出综合逻辑表达式，然后用（ ）等器件实现。
^^指令周期 布尔代数 门电路
~~01|07|1|4|A0400047_010_689|1559
^^控制器分为组合逻辑控制器和（ ）控制器，前者采用组合逻辑，控制信号由（ ）产生：后者采用（ ），控制信号由（ ）产生。
^^微程序 门电路 存储逻辑 控制存储器
~~01|07|1|2|A0400047_010_690|1560
^^在微程序控制器中，一般采用较简单的（ ）、（ ）二级时序体制。
^^机器周期 节拍电位
~~01|07|1|4|A0400047_010_691|1561
^^实现一条机器指令功能的（ ）称为微程序，微程序存放在（ ）中它对（ ）的主要要求是（ ）。
^^微指令序列 控制存储器 速度性、工作可靠
~~01|07|1|2|A0400047_010_692|1562
^^一条微指令包括（ ）个微命令，控制计算机内各功能部件完成微指令功能，一条微指令占据控制存储器的（ ）个单元。
^^多 1
~~01|07|1|4|A0400047_010_693|1563
^^控制存储器按照（ ）访问的（ ）存储器，控制存储器单元的字长决定于（ ），其容量决定于（ ）。
^^地址 只读 微指令字长 微地址位数
~~01|07|1|3|A0400047_010_694|1564
^^在微程序控制器中，把执行各个微操作所需要的控制信号称为（ ），将执行一个节拍的微操作所需控制信号编码组成一个字，放在CPU中的控制存储器的一个单元中，这个宇称为（ ），它所在的控制存储器地址叫做（ ）。
^^微命令 微指令 微地址
~~01|07|1|3|A0400047_010_695|1565
^^微指令有多种格式，其中，一条（ ）型微指令定义并执行几种并行的基本操作，一条（ ）型微指令定义并执行一种基本操作，后者实现一条机器指令的微程序要比前者编写的微程序（ ）。
^^水平 垂直 少
~~01|07|1|2|A0400047_010_696|1566
^^水平型微指令通常包括两个字段，（ ）用来产生各种微命令，（ ）用来决定下条微指令的地址。
^^操作控制字段 顺序控制字段
~~01|07|1|3|A0400047_010_697|1567
^^垂直型微指令通常包括两个字段，（ ）用来表示操作类型，（ ）用来指出操作数地址，下条微指令的地址通常由（ ）给出。
^^微操作码字段 地址码字段 微指令计数器
~~01|07|1|3|A0400047_010_698|1568
^^某计算机采用微程序控制，微指令字中操作控制字段共12位，若采用直接编码法，则此时一条微指令最多可同时启动（ ）个操作。若采用字段直接编码法，并要求一条微指令同时启动3个微操作，则微指令字中的操作控制字段应分为（ ）段，若每个字段的微指令数相同，则这样的微指令格式最多可包含（ ）个微指令。
^^ 12 6 24
~~01|07|1|1|A0400047_010_699|1569
^^微指令给出的控制信号都是节拍电位信号，持续时间是（ ）个CPU周期。
^^1
~~01|07|1|2|A0400047_010_700|1570
^^微程序入口地址由（ ）产生，它取决于指令的（ ）。
^^译码器 操作码
~~01|07|1|2|A0400047_010_701|1571
^^微程序设计技术是利用（ ）方法设计的技术，具有可维护性、（ ）等一系列优点。
^^软件 灵活性
~~03|07|1|1|A0400047_010_702|1572
^^控制器的功能是取指令、生成下一条指令的地址、对指令译码并产生相应的控制信号。（ ）
^^对
~~03|07|1|1|A0400047_010_703|1573
^^指令总是根据程序计数器PC从主存中读出。（ ）
^^对
~~03|07|1|1|A0400047_010_704|1574
^^在计算机系统中，表示系统运行状态的寄存器是PC。（ ）
^^错
~~03|07|1|1|A0400047_010_705|1575
^^同步时序控制方式是由统一时序信号控制的，所有的控制信号均来自一个统一的时钟信号。（ ）
^^对
~~03|07|1|1|A0400047_010_706|1576
^^一个时钟周期包含若干个机器周期。（ ）
^^错
~~03|07|1|1|A0400047_010_707|1577
^^从一条指令启动到下一条指令的启动的时间间隔称为指令周期。（ ）
^^对
~~03|07|1|1|A0400047_010_708|1578
^^所有指令均包含取指令周期，所以取指令操作称为指令的公操作。（ ）
^^对
~~03|07|1|1|A0400047_010_709|1579
^^一个完整的指令周期通常包括取指、间址、执行和中断4个周期，因此所有的指令执行时间都包含中断周期。（ ）
^^错
~~03|07|1|1|A0400047_010_710|1580
^^在取指周期也可能从主存中取到操作数。（ ）
^^错
~~03|07|1|1|A0400047_010_711|1581
^^在CU的异步控制方式中，各种微操作分配相同的执行时间。（ ）
^^错
~~03|07|1|1|A0400047_010_712|1582
^^指令的执行过程与数据通路无关。（ ）
^^错
~~03|07|1|1|A0400047_010_713|1583
^^所有计算机的数据通路都是相同的。（ ）
^^错
~~03|07|1|1|A0400047_010_714|1584
^^当CPU和主存进行信息交换时，无论是CPU向主存存数据，还是CPU从主存中取数据，都要使用MAR和MDR寄存器。（ ）
^^对
~~03|07|1|1|A0400047_010_715|1585
^^所有指令的取指令操作都是相同的。（ ）
^^错
~~03|07|1|1|A0400047_010_716|1586
^^微程序存放在主存中。（ ）
^^错
~~03|07|1|1|A0400047_010_717|1587
^^同一个CPU周期中，不可以并行执行的微操作叫相容性微操作。（ ）
^^错
~~03|07|1|1|A0400047_010_718|1588
^^同一个CPU周期中，可以并行执行的微操作叫相斥性微操作。（ ）
^^错
~~03|07|1|1|A0400047_010_719|1589
^^一条微指令对应一段程序。（ ）
^^错
~~03|07|1|1|A0400047_010_720|1590
^^由微指令序列构成的微程序可以实现机器指令的功能。（ ）
^^对
~~03|07|1|1|A0400047_010_721|1591
^^一条微指令的执行周期就是一个系统时钟周期，也称为一个节拍。（ ）
^^对
~~03|07|1|1|A0400047_010_722|1592
^^为保证微操作的相斥性，必须将相斥性微操作放置在不同的编码字段中。（ ）
^^错
~~03|07|1|1|A0400047_010_723|1593
^^微程序断定方式的下一条微指令的地址包含在微指令中。（ ）
^^对
~~03|07|1|1|A0400047_010_724|1594
^^若采用微程序控制方式，则可用PC取代PC。（ ）
^^错
~~03|07|1|1|A0400047_010_725|1595
^^微指令周期是指执行一条微指令的时间。（ ）
^^对
~~03|07|1|1|A0400047_010_726|1596
^^控制存储器是用来存放微程序的存储器，它应该是主存中速度最快的一部分。（ ）
^^错
~~05|07|1|8|A0400047_010_727|1597
^^CPU中有哪些专用寄存器？
^^CPU中专用寄存器有程序计数器（PC）、指令寄存器（IR）、存储器数据寄存器（MDR）、存储器地址寄存器（MAR）和程序状态字寄存器（PSW）。
~~05|07|1|8|A0400047_010_728|1598
^^简述存储器和寄存器的区别和联系？
^^存储器和寄存器都用于存放指令或数据。存储器在CPU的外面，访问速度较慢，寄存器属于CPU的一部分，访问速度快。
~~05|07|1|8|A0400047_010_729|1599
^^在计算机的时序电路中为什么要设置启停控制逻辑？
^^计算机一旦接通电源，就会自动产生原始的节拍胁冲信号，但是只有在启动计算机运行的情况下，才允许时序产生器发出CPU工作所需的节拍胁冲。为此需要由启停控制逻辑来控制节拍胁冲信号的发送。
~~05|07|1|8|A0400047_010_730|1600
^^在控制器中，微操作控制信号的形成与哪些信号有关？
^^微操作控制信号是由指令部件提供的译码信号、时序部件提供的时序信号和被控制功能部件所反馈的状态及条件信号综合形成的。
~~05|07|1|8|A0400047_010_731|1601
^^简述程序计数器PC的作用和数据的变更方式。
^^程序计数器PC用于存放下一条指令的地址，在取指令时，根据PC内容在指定的主存单元中取出指令。当指令顺序执行时，取指令的同时PC内容自动加n（n为指令字节数）；当跳转执行时，PC的内容从指令寄存器中的地址码字段获得。
~~05|07|1|9|A0400047_010_732|1602
^^控制器有哪几种控制方式？各有何特点？
^^控制器的控制方式可以分为三种：同步控制方式、异步控制方式和联合控制方式。同步控制方式的各项操作都由统一的时序信号控制，在每个机器周期中产生统一数目的节拍电位和工作脉冲，这种控制方式设计简单，容易实现，但是对于许多简单指令来说会有较多的空闲时间，造成较大数量的时问浪费，从而影响了指令的执行速度。异步控制方式的各项操作不采用统一的时序信号控制，而是根据指令或部件的具体情况决定，需要多少时间，就占用多少时间。异步控制方式没有时间上的浪费，因而提高了机器的效率，但是控制比较复杂。联合控制方式是同步控制和异步控制相结合的方式。
~~05|07|1|8|A0400047_010_733|1603
^^在控制器的异步控制方式中，各种微操作的执行时间分配方案是什么？
^^在异步控制方式中，每条指令需要多少时钟周期（节拍），就产生多少节拍，从而各微操作需要多长时间就分配多长时间。
~~05|07|1|9|A0400047_010_734|1604
^^怎样保证CPU能按程序规定的顺序执行指令呢？
^^计算机的工作过程就是连续执行指令的过程，指令在主存中连续存放。一般情况下，指令被顺序执行，只有遇到转移指令（如，无条件转移、条件分支、调用和返回等指令）才改变指令执行的顺序。当执行到非转移指令时，CPU中的指令译码器通过对指令译码，知道正在执行的是一种顺序执行的指令，所以就直接通过对PC加“1”来使PC指向下一条顺序执行的指令；当执行到转移指令时，指令译码器知道正在执行的是一种转移指令，因而，控制运算器根据指令执行的结果进行相应的地址运算，把运算得到的转移目标地址送到PC中，使得执行的下一条指令为转移到的目标指令。由此可以看出，指令在主存中的存放顺序是静态的，而指令的执行顺序是动态的。CPU能根据指令执行的结果动态改变程序的执行流程。
~~05|07|1|8|A0400047_010_735|1605
^^一条指令的执行过程中要做哪些事情呢？
^^一条指令的执行过程包括：取指令、指令译码、计算操作数地址、取操作数、运算、送结果。其中取指令和指令译码是每条指令都必须进行的操作。有些指令需要到内存单元取操作数，因此，需要在取数之前计算操作数的内存单元地址。取操作数和送结果这两个步骤，对于不同的指令，其取和送的地方可能不同，有些指令要求在寄存器取／送数，有些是在内存单元取／送数，还有些是对I/O端口取，送数。因此，一条指令的执行阶段（不包括取指令阶段），可能只有CPU参与，也可能要通过总线去访问主存，或是要通过总线去访问I/O端口。
~~05|07|1|8|A0400047_010_736|1606
^^什么是指令周期、机器周期（CPU周期）和时钟周期？指令的解释有哪3种控制方式？
^^指令周期是指取出并执行一条指令的时间。CPU周期也称为机器周期，通常是指从内存读取一个指令字的最短时间。时钟周期又称节拍周期，是处理操作的最基本单位。指令周期包含若干个CPU周期，而一个CPU周期又包含若干个时钟周期。指令的解释有组合逻辑型、存储逻辑型和结合型3种控制方式。
~~05|07|1|8|A0400047_010_737|1607
^^指令和数据都存于存储器中，CPU如何区分它们？
^^通常情况下，完成一条指令可分为取指阶段和执行阶段。在取指阶段通过访问存储器可将指令取出：在执行阶段通过访问存储器可以将操作数取出。这样虽然指令和数据都是以二进制代码形式存放在存储器中，但CPU可以判断在取指阶段访问存储器取出的二进制代码是指令，而在执行阶段访问存储器取出的二进制代码是数据。
~~05|07|1|8|A0400047_010_738|1608
^^中断周期的前、后各是CPU的什么工作周期？
^^中断周期之前是执行周期，之后是下一个指令的取指周期。
~~05|07|1|8|A0400047_010_739|1609
^^指令执行过程应如何划分？指令的各阶段决定了哪些周期时间？
^^一条指令的执行过程可分为取指令、指令译码、取操作数和执行指令等步骤。指令译码与取操作数可以并行操作，另外，指令执行中可能出现中断，响应中断的阶段称为中断阶段，因此将指令执行过程分为取指令、取操作数、执行指令和中断阶段。每个阶段对应一个机器周期，因此一个指令周期包含l～4个机器周期，每个机器周期又包含若干个时钟周期。
~~05|07|1|8|A0400047_010_740|1610
^^CPU中指令寄存器是否可以不要？指令译码器是否能直接对存储器数据寄存器MDR中的信息译码？为什么？请以无条件转移指令JMP A为例进行说明。
^^指令寄存器不可以不要。指令译码器不能直接对MDR中的信息译码，因为在取指周期MDR的内容是指令，而在取数周期MDR的内容是操作数。以JMPA指令为例，假设指令占两个宁，第一个字为操作码，第二个字为转移地址，它们从主存中取出时都需要经过MDR，其中只有第一个字需要送至指令寄存器，并且进行指令的译码，而第二个字不需要送指令寄存器。
~~05|07|1|9|A0400047_010_741|1611
^^某计算机的主频为8MHz，若已知每个机器周期平均包含4个时钟周期，该机的平均指令执行速度为0.8MIPS。
（1）求该机的平均指令周期及每个指令周期含几个机器周期？
（2）若改用时钟周期为0.4的CPU芯片，则计算机的平均指令执行速度为多少MIPS?
（3）若要得到平均每秒40万次的指令执行速度，则应采用主频是多少的CPU芯片？
^^主频为8MHz，得到时钟周期=1/8=0.125（），机器周期=40.125=0.5。
（1）该机的平均指令执行速度为0.8MIPS，所以平均指令周期=1/0.8=1.25（）。每个指令周期含有1.25/0.5=2.5个机器周期。
（2）若更改CPU芯片的时钟周期为0.4，其他数据不变，则主频h=l/0.4=2.5（MHz），a=4, b=2.5。
该机的平均指令执行速度=h/（ab）=2.5/（42.5）=0.25（MTPS）。
（3）若要使平均指令执行速度为40万次，即0.4MIPS，则应使CPU芯片的主频h=平均指令执行速度ab=0.442.5=4（MHz）。
~~05|07|1|9|A0400047_010_742|1612
^^有一主频为25MHz的微处理器，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟脉冲组成。
（1）假定存储器为零等待，请计算机器速度（每秒钟执行的机器指令条数）。
（2）假如存储器速度较慢，每两个机器周期中有一个是访问存储器周期，需要插入两个时钟的等待时间，请计算机器速度。
^^（1）存储器零等待是假设在访问存储器时，存储周期=机器周期，此时机器周期=主频周期2（一个机器周期由两个时钟脉冲组成）=2/25MHz=0.08，指令周期=2机器周期=0.16。机器平均速度=1/0.16=6.25MIPS。
（2）若每两个机器周期中有一个是访问存储器周期，则需要插入两个时钟的等待时间。指令周期=0.16+0.08=0.24。机器平均速度=1/0.244.2MIPS。
~~05|07|1|10|A0400047_010_743|1613
^^设某机主频为8MHz，每个机器周期平均含2个时钟周期，每条指令平均有4个机器周期，试问该机的平均指令执行速度为多少MIPS?若机器主频不变，但每个机器周期平均含4个时钟周期，每条指令平均有4个机器周期，则该机的平均指令执行速度又是多少MIPS?由此可得出什么结论？
^^先通过主频求出时钟周期，再求出机器周期和平均指令周期，最后通过平均指令周期的倒数求出平均指令执行速度。计算如下
时钟周期=l/8MHz=0.125s
机器周期=0.125S2=0.25S
平均指令周期=0.25S4=S
平均指令执行速度=l/s=1MIPS
当参数改变后：
机器周期= 0.125s4=0.5s
平均指令周期=0.5s4=2s
平均指令执行速度=l/（2s）=0.5MIPS
结论是：两个主频相同的机器，执行速度不一定相同。
~~05|07|1|10|A0400047_010_744|1614
^^如下图所示是一个简化的CPU与主存连接结构示意图（图中省略了所有多路选择器）。其中有一个累加寄存器ACC、一个状态寄存器和其他4个寄存器：主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR，各部件及其间的连线表示数据通路，箭头表示信息传送方向。

一个简化的CPU与主存连接结构示意图
要求：
（1）请写出图中a、b、c、d四个寄存器的名称。
（2）简述图中取指令的数据通路。
（3）简述数据在运算器和主存之间进行存／取访问的数据通路。
（4）简述完成指令LDAX的数据通路（X为主存地址，LDA的功能为（X）ACC）。
（5）简述完成指令ADD Y的数据通路（Y为主存地址，ADD的功能为（ACC）+（Y）ACC）。
（6）简述完成指令STA Z的数据通路（Z为主存地址，STA的功能为（ACC）Z）。
^^（1）图中a为MDR，b为IR，c为MAR，d为PC。
（2）取指令的数据通路为（指令地址在PC中）：PCMAR主存MDRIR。
（3）存储器读的数据通路为（读取的数据放在ACC中）：MAR（先置数据地址），主存MMDRALUACC。
存储器写的数据通路为（被写的数据放在ACC中）：MAR（先置数据地址），ACCMDR主存M。
（4）指令LDAX的数据通路为：XMAR主存MDRALUACC。
（5）指令ADDY的数据通路为：

（6）指令STAZ的数据通路为（ACC中的数据需放在主存中）：ZMAR，ACCMDR主存。
~~05|07|1|10|A0400047_010_745|1615
^^设有如下图所示的单总线结构，分析指令“ADD”的指令流程。设前一操作数地址为目的，后一操作数地址为源。

单总线数据通路图
^^“ADD”指令的功能是：，也就是说，将作为地址得到主存的操作数加上的内容，再送至中。该指令流程如下。
（PC）MAR， Read
（PC）+1 PC
M（MAR）MDR
（MDR）IR ；取值
（）MAR， Read
M（MAR） MDR
（MDR）Y ；将作为地址从主存中取出该数放至Y寄存器中
（Y）+（）Z
（Z）
~~05|07|1|8|A0400047_010_746|1616
^^以如下图所示的单总线CPU数据通路为背景，给出加法指令“ADD，，”的指令流程。本指令功能是将和中的数相加，结果送入。

单总线数据通路图
^^该加法指令流程如下。
（PC）MAR， Read
（PC）+1PC
M（MAR）MDR
（MDR）IR ；取指
（）Y ；的内容送至寄存器Y中
（）+YZ ；相加后结果送至Z
（Z）
~~05|07|1|8|A0400047_010_747|1617
^^以如下图所示的单总线结构，分析转移指令JC D的指令流程。该指令的功能是：IF C=l THEN（PC）+DPC。

单总线数据通路图
^^该指令流程如下。
（PC）MAR， Read ；送指令地址，读主存
（PC）+1PC ；PC内容加1送至PC
M（MAR）MDR
（MDR）IR ；取指令到IR
IF C=1 THEN（PC）Y ；送当前指令地址
（Y）+Ad（IR）Z ；计算转移地址，即Y的内容和指令字中的地址字段
；（D的值）送至Z
（Z）PC ；下一条指令实现转移
~~05|07|1|8|A0400047_010_748|1618
^^以如下图所示的单总线CPU数据通路为背景，给出指令“MOVE ，”的指令流程。本指令功能是将的内容送至中。

单总线数据通路图
^^该移动指令流程如下。
（PC）MAR，Read
（PC）+1 PC
M（MAR）MDR
●（MDR）IR ；取指
（） ；的内容送至
~~05|07|1|8|A0400047_010_749|1619
^^以如下图所示的单总线CPU数据通路为背景，给出指令“MOVEmem1，mem2”的指令流程。本指令功能是将主存mem1单元中的数据写入到mem2单元中。

单总线数据通路图
^^该移动指令流程如下。
（PC）MAR， Read
（PC）+1PC
M（MAR）MDR
（MDR）IR ；取指
IR（mem1）MAR; Read ；从IR中提取第一个操作数mem1送至MAR
M（MAR）MDR ；将主存中mem1单元的数据读出并送至MDR
IR（mem2）MAR; Write ；从IR中提取第二个操作数mem2送至MAR
（MDR）M（MAR） ；发出写命令，将MDR中的数据写入主存
~~05|07|1|8|A0400047_010_750|1620
^^什么是微命令和微操作？什么是微指令？微程序和机器指令有何关系？微程序和程序之间有何关系？
^^微命令是控制计算机各部件完成某个基本微操作的命令。微操作是指计算机中最基本的、不可再分解的操作。微命令和微操作是一一对应的，微命令是微操作的控制信号，微操作是微命令的操作过程。微指令是若干个微命令的集合。微程序是机器指令的实时解释器，每一条机器指令都对应一个微程序。微程序利程序是两个不同的概念。微程序是由微指令组成的，用于描述机器指令，实际上是机器指令的实时解释器，微程序是由计算机的设计者事先编制好并存放存控制存储器中的，一般不提供给用户；程序是由机器指令组成的，由程序员事先编制好并存放在主存储器中。
~~05|07|1|8|A0400047_010_751|1621
^^简述指令和微指令两者之间的关系。
^^指令也就是机器指令，每一条指令可以完成一个独立的算术运算或逻辑运算操作。控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令叫做微命令，而一组实现一定操作功能的微命令的组合，构成一条微指令。一条机器指令在执行时，需要计算机做很多微操作。在微操作控制器中，一条机器指令需要由一组微指令组成的微程序来完成，即微程序完成对指令的解释执行。因此，一条指令对应多条微指令，而一条微指令可为多个机器指令服务。
~~05|07|1|8|A0400047_010_752|1622
^^硬连线控制器如何产生微命令？产生微命令的主要条件是哪些？
^^硬连线控制器依靠组合逻辑电路产生微命令。组合逻辑电路的输入是产生微命令的条件，其主要有指令代码、时序信号、程序状态信息和外部请求信号。
~~05|07|1|8|A0400047_010_753|1623
^^简述什么是微程序控制器。
^^微程序控制器将执行指令所需要的微命令以代码形式编成微指令序列（微程序），存入一个控制存储器中，需要时从该存储器中读取。按这种方式工作的控制器称为微程序控制器。
~~05|07|1|8|A0400047_010_754|1624
^^微程序控制器有何特点？
^^与硬连线控制器比较，微程序控制器具有规整性、可扩展性等优点，是一种用软件方法来设计硬件的技术。它可实现复杂指令的操作控制，且极其灵活性，可方便地增加和修改指令。
~~05|07|1|8|A0400047_010_755|1625
^^在组合逻辑控制器中，指令寄存器（IR）提供哪些与微操作命令形成有关的信息？时序部件提供哪些信号？它们在微命令形成中起什么作用？为什么微命令的形成与状态信息（PSW中的标志位）有关？
^^指令寄存器（IR）提供的操作码（OP）和寻址模式与微操作命令的形成有关。时序部件提供机器周期状态电位、节拍电位、脉冲信号，它们在微命令形成中起时序控制作用。状态信息（PSW中的标志位）决定了微程序的转移，不同分支的微程序所需的微命令不同，所以微命令的形成与状态信息（PSW中的标志位）有关。
~~05|07|1|8|A0400047_010_756|1626
^^简述主存和控存、程序和微程序、指令周期和微指令周期的异同。
^^主存用来存放系统程序和用户程序，容量大；控存用来存放机器指令系统的微程序，容量有限。程序是由机器指令构成，用户编制，可以修改；微程序是由微指令构成，用于描述机器指令，由计算机设计者编制，不允许用户修改。指令周期是指从主存储器读取一条机器指令并执行完相应的操作所需要的时间，指令周期时间可以变化；微指令周期是指从控制存储器读取一条微指令并执行完相应的微操作所需要的时间，时间一般是固定的。
~~05|07|1|8|A0400047_010_757|1627
^^简述水平型微指令和垂直型微指令的主要区别。
^^两者的主要区别如下。
●水平型微指令的并行操作能力强，效率高，灵活性好；垂直型微指令则较差。
●水平型微指令执行一条机器指令的时间短；垂直型微指令执行时间长。
●水平型微指令字比较长，由此构成的微程序比较短；垂直型微指令字较短，由此构成的微程序较长。
●水平型微指令用户难以掌握；垂直型微指令与机器指令的结构相似，用户比较容易掌握。
~~05|07|1|8|A0400047_010_758|1628
^^假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为32位，请估算控制存储器CM容量。
^^总的微指令条数=（41）80+1=241条，每条微指令占一个控存单元，控存CM容量应为2的n次幂，而241刚好小于256，所以CM的容量=25632位=1KB。
~~05|07|1|8|A0400047_010_759|1629
^^某计算机采用微程序控制器设计，已知每条机器指令的执行过程均可分解成8条微指令组成的微程序，该机指令系统采用6位定长操作码格式，控制存储器至少能容纳多少条微指令？如何确定机器指令操作码与该指令微程序的入口地址的对应关系，请给出具体方案。
^^每条机器指令都可分解成8条微指令，并且机器指令系统采用6位定长操作码格式，总共允许有种不同的机器指令，CM可容纳的微指令条数专8=512。由于CM的容量为512=个单元，所以微地址寄存器为9位，其中高6位为机器指令盼操作码，它与任意的低3位拼接即可形成微程序的入口地址，如下图所示。

微程序入口地址
~~05|07|1|9|A0400047_010_760|1630
^^已知某机采用微程序控制方式，其控制存储器容量为51248位。微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。回答以下问题：
（1）微指令中的三个字段分别应为多少位？
（2）画出围绕这种微指令格式的微程序控制器逻辑框图。
^^（1）假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位；又因为控存容量为512（）个单元，所以下地址字段为9位。微命令字段则是48-4-9=35位。
（2）对应上述微指令格式的微程序控制器逻辑框图如下图所示。其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出用于控制修改微地址寄存器的适当位数，从而实现微程序的分支转移（此例微指令的后继地址采用断定方式）。

微程序控制器逻辑框图
~~05|07|1|8|A0400047_010_761|1631
^^某微程序控制器中，采用水平型直接控制（编码）方式的微指令格式，后续微指令地址由微指令的后继地址字段给出。已知机器共有28个微命令，6个互斥的可判定的外部条件，控制存储器的容量为51240位。试设计其微指令格式，并说明理由。
^^水平型微指令由操作控制字段、判别测试字段和后继地址字段三部分构成。因为微指令采用直接控制（编码）方式，所以其操作控制字段的位数等于微命令数，为28位。又由于后续微指令地址由后继地址字段给出，故其后继地址字段的位数可根据控制存储器的容量（512 40位）定为9位。当微程序出现分支时，后续微指令地址的形成取决于状态条件，6个互斥的可判定外部条件，因此状态位应编码成3位。非分支时的后续微指令地址由微指令的后继地址字段直接给出。微指令的格式如下图所示。
操作控制字段 判别测试字段 后继地址字段
28位 3位 9位
微指令格式
~~05|07|1|8|A0400047_010_762|1632
^^某机共有52个微操作控制信号，构成5个相斥类的微命令组，各组分别包含5、8、2、15、22个微命令。已知可判定的外部条件有两个，微指令字长28位。
（1）按水平型微指令格式设计微指令，要求微指令的后继地址字段直接给出后续微指令地址。
（2）指出控制存储器的容量。
^^（1）根据5个相斥类的微命令组，各组分别包含5、8、2、15、22个微命令，考虑到每组必须增加一种不发命令的情况，条件测试字段应包含一种不转移的情况，则5个控制字段分别需要给出6、9、3、16、23种状态，对应3、4、2、4、5位（共18位），条件测试字段取2位。根据微指令字长为28位，后继地址字段取28-18-2=8位，则其微指令格式如下图所示。

3位 4位 2位 4位 5位 2位 8位
微指令格式
（2）根据后继地址字段为8位，微指令字长为28位，得控制存储器的容量为25628位。
~~05|07|1|8|A0400047_010_763|1633
^^某机采用微程序控制方式，水平型编码控制的微指令格式。共有微命令30个，构成4个互斥类，各包含5、8、14和3个微命令，外部条件共有3个。回答以下问题。
（1）若采用字段直接编码方式和直接控制方式，微指令的操作控制字段各取几位？
（2）假设微指令字长为24位，设计出微指令的具体格式。
（3）在（2）的情况下，控制存储器允许的最大容量是多少？
^^（1）采用字段直接编码方式时，根据4个相斥类的微命令组，各组分别包含5、8、14、3个微命令，考虑到每组必须增加一种不发命令的情况，所以每组应各需要6、9、15和4个状态，对应3、4、4、2位，外部条件共3个，对应3位，因此微指令的操作控制字段应取=3+4+4+2+3=16位。
（2）假设微指令字长为24位，则只能采用字段直接编码方式，其中下地址字段的位数=24-16=8位，对应的编码格式如下图所示。

3位 4位 4位 2位 3位 8位
微指令格式
（3）根据下地址字段为8位，微指令字长为24位，则控制存储器的最大容量=24位=25624位。
~~05|07|1|8|A0400047_010_764|1634
^^在某机的微指令格式中，菜有3个控制字段，每个字段可分别激活5、15、24种控制信号。分别采用直接编码和字段直接编码法设计微指令的操作控制字段，并说明两种方式的操作控制字段各有几位。
^^采用直接编码法时，微指令的操作控制字段的总位数等于控制信号数，即其操作控制字段位数=5+15+24=44位。采用字段直接编码法时，微指令的操作控制字段分为3段，每段需要加一个不激活状态，所以这3个段分别需要给出6、16、25种状态，对应3（=8>6）、4（=16）、5（=32>25）位，即其操作控制字段位数=3+4+5=12位。
~~02|08|1|2|A0400047_010_765|1635
^^连接计算机与计算机之间的总线属于（ ）总线。
A、内 B、系统 C、通信 D、都不对
^^C
~~02|08|1|2|A0400047_010_766|1636
^^总线是计算机各部件交换信息的公共通路，当使用总线传送数据时在每一时刻总线上传送（ ）。
A、多个部件发送给多个部件的信息
B、多个部件发送给一个部件的信息
C、一个部件发送给一个部件的多组信息
D、一个部件发送给多个部件的一组信息
^^D
~~02|08|1|2|A0400047_010_767|1637
^^系统总线是指（ ）。
A、运算器、控制器、寄存器之间的连接部件
B、运算器、寄存器、主存之间的连接部件
C、运算器、寄存器、外围设备之间的连接部件
D、CPU、主存、I/O设备之间的连接部件
^^D
~~02|08|1|2|A0400047_010_768|1638
^^计算机使用总线结构的主要优点是便于实现积木化，缺点是（ ）。
A、地址信息、数据信息和控制信息不能同时出现
B、地址信息与数据信息不能同时出现
C、两种信息源的代码在总线中不能同时出现
D、都不对
^^C
~~02|08|1|2|A0400047_010_769|1639
^^下面对计算机总线的描述中，正确的概念是（ ）。
A、地址信息、数据信息不能同时出现
B、地址信息与控制信息不能同时出现
C、数据信息与控制信息不能同时出现
D、两种信息源的代码不能在总线中同时传送
^^D
~~02|08|1|2|A0400047_010_770|1640
^^以下所列的（ ）不属于系统总线接口的功能。
A、数据缓存 B、数据转换
C、状态设置 D、完成算术及逻辑运算
^^D
~~02|08|1|2|A0400047_010_771|1641
^^数据总线、地址总线、控制总线三类是根据（ ）来划分的。
A、总线所处的位置 B、总线传送的内容
C、总线的传送方式 D、总线的传送方向
^^B
~~02|08|1|2|A0400047_010_772|1642
^^按数据传送格式划分，常将总线分为（ ）。
A、并行总线和串行总线 B、同步总线和异步总线
C、系统总线和外总线 D、存储总线和I/O总线
^^A
~~02|08|1|2|A0400047_010_773|1643
^^系统总线中地址线的功能是（ ）。
A、用于选择主存单元地址 B、用于选择进行信息传输的设备
C、用于选择外存地址 D、用于指定主存和I/O设备接口电路的地址
^^D
~~02|08|1|2|A0400047_010_774|1644
^^CPU的控制总线提供（ ）。
A、数据信号流
B、所有存储器和I/O设备的时序信号及控制信号
C、来自I/O设备和存储器的响应信号
D、B和C
^^D
~~02|08|1|2|A0400047_010_775|1645
^^CPU通过（ ）来识别信息是地址还是数据。
A、总线的类型 B、存储器数据寄存器MDR
C、存储器地址寄存器MAR D、控制单元CU
^^A
~~02|08|1|2|A0400047_010_776|1646
^^在PC中的数据总线信号状态是（ ）。
A、单向双态的 B、双向双态的
C、单向三态的 D、双向三态的
^^D
~~02|08|1|2|A0400047_010_777|1647
^^不同信号在同一条信号线上分时传输的方式称为（ ）。
A、总线复用方式 B、并串行传输方式
C、并行传输方式 D、串行传输方式
^^A
~~02|08|1|2|A0400047_010_778|1648
^^总线设计中采用分时传输方式的目的在于（ ）。
A、提高总线的传输带宽 B、减少总线中信号数的数量
C、增加总线的功能 D、简化总线协议
^^B
~~02|08|1|2|A0400047_010_779|1649
^^串行总线主要用于（ ）。
A、连接主机与I/O设备 B、连接主存与CPU
C、连接运算器与控制器 D、连接CPU内部各部件
^^A
~~02|08|1|2|A0400047_010_780|1650
^^在一个16位的总线系统中，若时钟频率为100MHz，总线周期为5个时钟周期传输一个字，则总线带宽是（ ）。
A、4MB/s B、40MB/s C、16 MB/s D、64MB/s
^^B
~~02|08|1|2|A0400047_010_781|1651
^^菜总线有104根信号线，其中数据总线（DB）为32根，若总线工作频率为33MHz，则其理论最大传输率为（ ）。
A、33MB/s B、64MB/s C、132MB/s D、164MB/s
^^C
~~02|08|1|2|A0400047_010_782|1652
^^总线的数据传输速率可按公式Q=WF/N计算，其中Q为总线数据传输率，W为总线数据宽度（总线位宽／8），F为总线时钟频率，N为完成一次数据传送所需的总线时钟周期个数。若总线位宽为16位，总线时钟频率为8MHz，完成一次数据传送需要2个总线时钟周期，则总线数据传输速率Q为（ ）。
A、16Mb/s B、8Mb/s C、16MB/s D、8MB/s
^^D
~~02|08|1|2|A0400047_010_783|1653
^^某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个时钟周期，总线时钟频率为33MHz，则总线带宽是（ ）。
A、33MB/s B、132MB/s C、4MB/s D、32MB/s
^^B
~~02|08|1|2|A0400047_010_785|1655
^^设一个32位微处理器配有16位的外部数据总线，若时钟频率为50MHz，总线传输的最短周期为4个时钟周期，则总线的最大数据传输率是（ ）。
A、12.5MB/s B、25MB/s C、50MB/s D、16MB/s
^^B
~~02|08|1|2|A0400047_010_786|1656
^^在一个16位的总线中，若时钟频率为100MHz，总线数据周期为5个时钟周期传输一个字，则总线的数据传输率是（ ）。
A、2字节/秒 B、4字节/秒 C、5字节/秒 D、8字节/秒
^^B
~~02|08|1|2|A0400047_010_787|1657
^^现代微机主板上，采用局部总线技术的作用是（ ）。
A、节省系统总线的带宽 B、提高抗干扰能力
C、抑制总线终端反射 D、构成紧耦合系统
^^A
~~02|08|1|2|A0400047_010_788|1658
^^波特率表示传输线路上（ ）。
A、信号的传输速率 B、有效数据的传输速率
C、校验信号的传输速率 D、干扰信号的传输速率
^^A
~~02|08|1|2|A0400047_010_789|1659
^^以下不属于PC机局部总线的是（ ）。
A、VESA B、PCI C、AGP D、ISA
^^D
~~02|08|1|2|A0400047_010_790|1660
^^在目前使用Pentium处理器的PC机中，图形加速卡最好连接在（ ）上。
A、ISA总线 B、PCI总线 C、EISA总线 D、AGP总线
^^D
~~02|08|1|2|A0400047_010_791|1661
^^目前计算机卜广泛使用的U盘，其接口使用的总线标准是（ ）。
A、VESA B、USB C、AGP D、PCI
^^B
~~02|08|1|2|A0400047_010_792|1662
^^所谓三总线结构的计算机是指（ ）。
A、地址线、数据线和控制线三组传输线
B、I/O总线、主存总线和DMA总线三组传输线
C、I/O总线、主存总线和系统总线三组传输线
D、都不对
^^B
~~02|08|1|2|A0400047_010_795|1665
^^在以下（ ）结构的运算器中需要在ALU的两个输入端加上两个缓冲寄存器。
A、单总线 B、双总线 C、三总线 D、都需要
^^A
~~02|08|1|2|A0400047_010_796|1666
^^在总线上，同一时刻（ ）。
A、只能有一个主设备控制总线传输操作
B、只能有一个从设备控制总线传输操作
C、只能有一个主设备和一个从设备控制总线传输操作
D、可以有多个主设备控制总线传输操作
^^A
~~02|08|1|2|A0400047_010_797|1667
^^总线主设备是（ ）。
A、掌握总线控制权的设备
B、申请作为主设备的设备
C、被从设备访问的设备
D、总线裁决部件
^^A
~~02|08|1|2|A0400047_010_798|1668
^^ “总线忙”信号的建立者是（ ）。
A、获得总线控制权的设备 B、发出“总线请求”信号的设备
C、总线控制器 D、CPU
^^A
~~02|08|1|2|A0400047_010_799|1669
^^总线的从设备是指（ ）。
A、申请作为从设备的设备 B、被主设备访问的设备
C、掌握总线控制权的设备 D、总线源设备
^^B
~~02|08|1|2|A0400047_010_800|1670
^^总线上信息的传输总是由（ ）。
A、CPU启动 B、总线控制器启动
C、总线主设备启动 D、总线从设备启动
^^C
~~02|08|1|2|A0400047_010_801|1671
^^挂接在总线上的多个部件（ ）。
A、只能分时向总线发送数据，并只能分时从总线接收数据
B、只能分时向总线发送数据，但可同时从总线接收数据
C、可同时向总线发送数据，并同时从总线接收数据
D、可同时向总线发送数据，但只能分时从总线接收数据
^^B
~~02|08|1|2|A0400047_010_802|1672
^^在菊花链方式下，越靠近控制器的设备（ ）。
A、得到总线使用权的机会越多，优先级越高
B、得到总线使用权的机会越少，优先级越低
C、得到总线使用权的机会越多，优先级越低
D、得到总线使用权的机会越少，优先级越高
^^A
~~02|08|1|2|A0400047_010_803|1673
^^在三种集中式总线裁决中，（ ）方式对电路故障最敏感。
A、链式查询 B、计数器定时查询
C、独立请求 D、都一样
^^A
~~02|08|1|2|A0400047_010_804|1674
^^在计数器定时查询方式下，若每次计数从一次中止点开始，则（ ）。
A、设备号小的优先级高 B、设备号大的优先级高
C、每个设备的使用总线机会相等 D、以上都不对
^^C
~~02|08|1|2|A0400047_010_806|1676
^^在独立请求方式下，若有N个设备，则（ ）。
A、有N个总线请求信号和N个总线响应信号
B、有一个总线请求信号和N个总线响应信号
C、总线请求信号多于总线响应信号
D、总线请求信号少于总线响应信号
^^A
~~02|08|1|2|A0400047_010_807|1677
^^为了对N个设备使用总线的请求进行仲裁，在独立请求方式中需要使用的控制线数量为（ ）。
A、N B、3 C、 2+[] D、2N+1
^^D
~~02|08|1|2|A0400047_010_809|1679
^^在集中式总线仲裁中，（ ）方式响应时间最快。
A、链式查询 B、独立请求
C、计数器定时查询 D、不能确定哪一种
^^B
~~02|08|1|2|A0400047_010_810|1680
^^同步控制方式是（ ）。
A、只适用于CPU控制的方式 B、只适用于外围设备控制的方式
C、由统一时序信号控制的方式 D、所有指令执行时间都相同的方式
^^C
~~02|08|1|2|A0400047_010_811|1681
^^同步通信之所以比异步通信具有较高的传输速率，是因为（ ）。
A、同步通信不需要应答信号且总线长度较短
B、同步通信用一个公共的时钟信号进行同步
C、同步通信中，各部件存取时间较接近
D、以上各项因素的综合结果
^^D
~~02|08|1|2|A0400047_010_812|1682
^^以下各项中，（ ）是同步传输的特点。
A、需要应答信号 B、各部件的存取时间比较接近
C、总线长度较长 D、总线周期长度可变
^^B
~~02|08|1|2|A0400047_010_813|1683
^^在同步通信中，一个总线周期的传输过程是（ ）。
A、先传送数据，再传输地址 B、先传送地址，再传输数据
C、只传输数据 D、都不对
^^B
~~02|08|1|2|A0400047_010_814|1684
^^异步控制方式常用于（ ）作为其主要控制方式。
A、在单总线结构计算机中访问主存与I/O设备时
B、微型机的CPU控制中
C、组合逻辑控制的CPU中
D、微程序控制器中
^^A
~~02|08|1|2|A0400047_010_815|1685
^^异步传送方式常用于（ ）中，作为主要控制方式。
A、微型机的CPU内部控制 B、硬连线控制器
C、微程序控制器 D、串行I/O总线
^^D
~~02|08|1|2|A0400047_010_816|1686
^^以下各种情况中，应采用异步传输方式的是（ ）。
A、I/O接口与打印机交换信息 B、CPU与主存交换信息
C、CPU与I/O接口交换信息 D、CPU与PCI总线交换信息
^^A
~~02|08|1|2|A0400047_010_817|1687
^^总线的异步通信方式（ ）。
A、不采用统一时钟信号，只采用握手信号
B、既采用统一时钟信号，又采用握手信号
C、既不采用统一时钟信号，又不采用握手信号
D、采用统一时钟信号，不采用握手信号
^^A
~~02|08|1|2|A0400047_010_818|1688
^^总线的半同步通信方式（ ）。
A、既不采用统一时钟信号，也不采用握手信号
B、只采用统一时钟信号，不采用握手信号
C、不采用统一时钟信号，只采用握手信号
D、既采用统一时钟信号，又采用握手信号
^^D
~~02|08|1|2|A0400047_010_819|1689
^^在不同速度的设备之间传送数据，（ ）。
A、必须采用同步控制方式
B、必须采用异步控制方式
C、可以选用同步控制方式，也可选用异步控制方式
D、必须采用应答方式
^^C
~~02|08|1|2|A0400047_010_820|1690
^^在串行异步通信中，以下正确的是（ ）。
A、通信双方不需要同步 B、数据帧之间的间隔时间是任意的
C、数据帧中不包含控制信息 D、数据帧之间的间隔时间是固定的
^^B
~~02|08|1|2|A0400047_010_821|1691
^^在各种异步通信方式中，（ ）的速度最快。
A、全互锁 B、半互锁 C、不互锁 D、速度均相等
^^C
~~02|08|1|2|A0400047_010_822|1692
^^总线的哪种通信方式能够适用于速度差异较大的部件之间的通信？（ ）。
A、同步 B、全互锁 C、非互锁 D、半同步
^^B
~~02|08|1|2|A0400047_010_823|1693
^^以下关于总线的叙述中错误的是（ ）。
I．按照时序控制方式，总线可分为串行总线和并行总线
II．总线周期是指任意总线设备为获取总线控制权而等待的时间与占用总线时间之和
III．串行通信可以采用异步方式，也可以采用同步方式
A、仅I、II B仅II、III C、仅1、III D、I、II、III
^^A
~~01|08|1|1|A0400047_010_824|1694
^^（ ）是计算机中连接各个功能部件的纽带，是计算机各部件之间进行信息传输的公共线路。
^^总线
~~01|08|1|3|A0400047_010_825|1695
^^系统总线按传输信息分为三类，即（ ）、（ ）和（ ）。
^^地址总线 数据总线 控制总线
~~01|08|1|1|A0400047_010_826|1696
^^（ ）数据传输方式是指在一个总线周期内传输存储地址连续的多个数
据字的总线传输方式。
^^猝发
~~01|08|1|2|A0400047_010_827|1697
^^系统总线都采用（ ）接口，它以（ ）方式进行数据传输。
^^并行总线 并行
~~01|08|1|1|A0400047_010_828|1698
^^设总线的时钟频率为8MHz，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是（ ）。
^^16MB/s
~~01|08|1|1|A0400047_010_829|1699
^^某计算机的I/O设备采用异步串行传输方式传送字符信息，字符信息的格式为1位起始位、7位数据位、1位校验位和l位停止位。要求每秒传送560个字符，则该串行设备的数据传输率为（ ）波特。
^^ 5600
~~01|08|1|1|A0400047_010_830|1700
^^决定总线由哪个设备进行控制称为（ ）。
^^总线仲裁
~~01|08|1|2|A0400047_010_831|1701
^^为解决多个（ ）同时竞争总线（ ），必须具有总线仲裁部件。
^^主设备 控制权
~~01|08|1|5|A0400047_010_832|1702
^^集中式总线控制方式可分为（ ）、（ ）和（ ）三种。其中（ ）响应时间最快，（ ）对电路的故障最敏感。
^^链式查询方式 计数器定时查询方式 独立请求方式 独立请求方式 链式查询方式
~~01|08|1|2|A0400047_010_833|1703
^^在链式查询方式和独立请求方式中，离总线控制器越（ ）的设备，其总线优先级就越（ ）。
^^近 高
~~01|08|1|2|A0400047_010_834|1704
^^在计数定时查询方式中，计数值与设备号（ ）的设备可以发出（ ）信号并使用（ ）。
^^相同 BS 总线
~~01|08|1|1|A0400047_010_835|1705
^^在计数器定时查询方式下，若每次计数从上一次计数的中止点开始，则（ ）。
^^每个设备使用总线的机会相等
~~01|08|1|2|A0400047_010_836|1706
^^同步通信方式下，总线操作有固定的时序，设备之间没有（ ）信号，数据的传输在（ ）的时钟信号控制下进行。
^^应答 一个公共
~~01|08|1|1|A0400047_010_837|1707
^^同步通信比异步通信具有较高的传输频率，这是因为（ ）。
^^同步通信采用一个公共同步时钟信号
~~01|08|1|2|A0400047_010_838|1708
^^在异步通信方式下，总线操作周期（ ），通过（ ）信号相互联络。
^^不固定 应答
~~01|08|1|2|A0400047_010_839|1709
^^在做手术的过程中，医生经常将手伸出，等护士将手术刀递上，待医生握紧后，护士才松手。如果把医生和护士看作是两个通信模块，上述一系列的动作相当于通信过程中的（ ）通信的（ ）方式。
^^异步 全互锁
~~03|08|1|1|A0400047_010_840|1710
^^在计算机总线中，地址信息、数据信息和控制信息不能同时出现。（ ）
^^对
~~03|08|1|1|A0400047_010_841|1711
^^地址总线的条数反映了处理器的寻址能力。（ ）
^^对
~~03|08|1|1|A0400047_010_842|1712
^^大多数微机总线由地址总线、数据总线和控制总线组成，因此它们是三总线结构。（ ）
^^错
~~03|08|1|1|A0400047_010_843|1713
^^并行传输一次只能传输一位信息，而串行传输一次能传输多位信息。（ ）
^^错
~~03|08|1|1|A0400047_010_844|1714
^^在单处理机总线中，相对CPU而言，地址线和数据线一般都为双向信号线。（ ）
^^错
~~03|08|1|1|A0400047_010_845|1715
^^在总线中缩短总线长度有利于提高总线数据传输速度。（ ）
^^对
~~03|08|1|1|A0400047_010_846|1716
^^长距离传输数据时一般采用并行传输。（ ）
^^错
~~03|08|1|1|A0400047_010_847|1717
^^总线的独立请求裁决方式的优点是线路简单。（ ）
^^错
~~03|08|1|1|A0400047_010_848|1718
^^计数器定时查询方式对电路的故障最敏感。（ ）
^^错
~~03|08|1|1|A0400047_010_849|1719
^^同步通信方式适合于速度相差较大的模块之间的通信。（ ）
^^错
~~03|08|1|1|A0400047_010_850|1720
^^异步通信方式适合各种工作速度的设备。（ ）
^^对
~~04|08|1|3|A0400047_010_851|1721
^^信息传输
^^总线实际上是由许多传输线或通路组成的，每条线可一位一位地传输二进制代码，一串二进制代码可在一段时间内逐一传输完成。若干条传输线可以同时传输若干位二进制代码。
~~04|08|1|3|A0400047_010_852|1722
^^共享
^^总线是连接多个部件的信息传输线，是各部件共享的传输介质。
~~04|08|1|3|A0400047_010_853|1723
^^分时
^^在某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接收相同的信息。
~~04|08|1|3|A0400047_010_854|1724
^^信号线数
^^地址总线、数据总线和控制总线三种总线数的总和称为信号线数。
~~04|08|1|3|A0400047_010_855|1725
^^总线时钟频率
^^指机器的时钟频率，总线时钟频率=1/总线时钟周期。
~~04|08|1|3|A0400047_010_856|1726
^^波特率
^^每秒钟传送的数据位数。
~~05|08|1|8|A0400047_010_857|1727
^^串行总线和并行总线有何区别？各适用于什么场合？
^^串行总线的数据传输是在一条线路上按位进行。线路成本低，传送速度慢。适用场合为主机与低速外设间的传送、远距离通信总线的数据传送，以及系统之间的数据传送。并行总线的每个数据位都需要单独一条传输线，所有的数据位同时进行传输。线路成本高，传送速度快。适用场合：短距离的高速数据传输。
~~05|08|1|8|A0400047_010_858|1728
^^何谓主存总线？何谓I/O总线？各有何特点？
^^在双总线和三总线结构中分为主存总线和I/O总线，主存总线是连接CPU和主存储器之间的专用总线，速度高。I/O总线是连接主机（CPU）与I/O设备之间的总线，可扩展性较好。
~~05|08|1|8|A0400047_010_859|1729
^^什么是总线标准？为什么要设置总线标准？目前流行的总线标准有哪些？什么是即插即用？哪些总线具有这一特点？
^^总线标准可理解为系统与模块、模块与模块之间的互连的标准界面。总线标准的设置主要用于解决不同厂家各类模块化产品的兼容问题：目前流行的总线标准有：ISA、EISA、PCI等；即插即用是指任何扩展卡插入系统便可工作，EISA、PCI等具有此功能。
~~05|08|1|8|A0400047_010_860|1730
^^在一个32位的总线系统中，总线的时钟频率为66MHz，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？
^^总线宽度=32位／8=4B，时钟周期=l/66MHz=0.01515，所以总线最短传输周期=0.015154=0.0606。总线最大数据传输率=4B/0.0606=66MB/S。
~~05|08|1|9|A0400047_010_861|1731
^^某总线在一个总线周期中并行传送4个字节的数据，若一个总线周期等于一个时钟周期，总线频率为33MHz，请问总线带宽是多少？若一个总线周期中并行传送64位数据，总线时钟提高为66MHz，请问总线带宽是多少？分析影响带宽的因素有哪些？
^^（1）设带宽用表示，总线时钟周期用T= l/f表示，一个总线周期传送的数据量用D表示，根据定义可得：=D/T=Df=4B×33×= 132MB/s。
（2）因为64位=8B，所以=D/T=Df=8B66= 528MB/s。
（3）总线带宽是总线能提供的数据传送速率，通常用每秒传送信息的字节数（或位数）来表示。影响总线带宽的主要因素有总线宽度、传送距离、总线发送和接收电路工作频率限制及数据传送形式。
~~05|08|1|8|A0400047_010_862|1732
^^在异步串行传输系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。若要求每秒传送120个字符，试求传送的波特率和比特率。
^^一帧数据有1+8+1+2=12位，所以波特率=120帧／秒×12位=1440波特。
比特率：1440波特（8/12）=960bps，或者，比特率=120帧／秒8=960bps。
~~05|08|1|8|A0400047_010_863|1733
^^什么是总线裁决？总线裁决有哪几种方式？
^^总线裁决就是决定总线由哪个设备进行控制。总线裁决方式可分为集中式裁决和分布式裁决两种：
●集中式裁决。将总线的控制功能用一个专门的部件实现，这个部件可以位于总线的某个设备上。当一个设备需要向共享总线传输数据时，它必须先发出请求，在得到许可后才能发出数据。裁决部件接收来自各个设备的总线使用请求信号，向其中某一个设备发出总线许可信号。
●分布式裁决。将控制功能分布至总线的各设备中，一般是固定优先级的。每个设备分配一个优先号，发出总线请求的设备将自己的优先号送往请求线上，与其他设备的请求信号构成一个合成信号，并将这个合成裁决信号读入，以判断是否有优先级更高的设备申请总线。这样可使得优先级最高的设备获得总线使用权。
~~05|08|1|8|A0400047_010_864|1734
^^总线集中式裁决有哪几种方式？各有哪些特点？
^^总线集中式裁决有以下几种方式。
●链式查询方式（菊花链方式）：各申请总线的设备合用一条总线作为请求信号线，而总线控制设备的响应信号线则串接在各设备间。
●计数器定时查询方式：设备要求使用总线时通过一条公用请求线发出，总线控制器按计数的值对各设备进行查询。
●独立请求方式：每一个设备都有一个独立的总线请求信号线送到总线控制器，控制器也给各设备分别发送一个总线响应信号。
三种集中式裁决的特点如下。
●链式查询方式连线简单，易于扩充，对电路故障最敏感。
●计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂。
●独立请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。
~~05|08|1|8|A0400047_010_865|1735
^^在三种集中式裁决中，各需要增加几根用于总线控制的控制线？总线控制优先的灵活性如何？
^^对几种集中式裁决方式需要增加的控制线数和灵活性的说明如下。
●链式查询方式（菊花链方式）：需要增加2根控制线，优先级连接固定，无灵活性。
●计数器定时查询方式：需要增加I092N根控制线，其中N是允许接纳的最大设备数，优先级可用程序改变，灵活。
●独立请求方式：需要增加2N根控制线，其中N是允许接纳的最大设备数，优先级可用程序改变，灵活。
~~05|08|1|8|A0400047_010_866|1736
^^总线的同步通信方式与异步通信方式有什么区别？各适用于哪些场合？
^^在同步通信方式中，数据传送操作由统一的时序信号同步定时控制，有严格的时钟周期划分，总线操作有固定的时序，设备之间没有应答信号。适合各设备速度固定且一致（或差异不大）的场合。
在异步通信方式中，数据传送操作所需时间视需要而定，总线操作周期时间不固定，没有时钟周期划分，设备之间采用握手信号的应答方式。适合各设备速度差异较大的场合。
~~02|10|1|2|A0400047_010_867|1737
^^通常以下不属于计算机外部设备的是（ ）。
A、打印机 B、硬盘 C、显示器 D、电源
^^D
~~02|10|1|2|A0400047_010_868|1738
^^计算机所配置的显示器中，若显示控制卡上刷新存储器的容量是1MB，则当采用800600像素的分辨率时，每个像素最多可以有（ ）种不同的颜色。
A、256 B、65536 C、16M D、4096
^^C
~~02|10|1|2|A0400047_010_870|1740
^^CRT的分辨率为10241024像素，像素的颜色总数为256色，则刷新存储器每单元字长是（ ）。
A、1个字节 B、2个字节 C、256个字节 D、1024个字节
^^A
~~02|10|1|2|A0400047_010_871|1741
^^针式打印机与喷墨打印机相比，其优点是（ ）。
A、工作无噪声 B、打印成本低
C、打印效果好 D、故障率较低
^^B
~~02|10|1|2|A0400047_010_872|1742
^^打印机的分类方法很多，若从打字原理上来分，可分为（ ）。
A、击打式和非击打式 B、串行式和并行式
C、点阵式和活字式 D、英文和中文打印机
^^A
~~02|10|1|2|A0400047_010_873|1743
^^下列存储器中存取速度最快的是（ ）。
A、CD-ROM B、内存储器 C、外存储器 D、硬盘
^^B
~~02|10|1|2|A0400047_010_874|1744
^^磁盘存储器的等待时间通常是（ ）。
A、磁盘旋转半周所需时间 B、磁盘旋转2/3周所需时间
C、磁盘旋转1/3周所需时间 D、磁盘旋转一周所需时间
^^A
~~02|10|1|2|A0400047_010_875|1745
^^一个转速为7200r/m的硬盘，其平均寻道时间为8ms，则其平均访问时间约为（ ）。
A、12.17ms B、16.33ms C、24.33ms D、32.66ms
^^A
~~02|10|1|2|A0400047_010_876|1746
^^某磁盘的转速为7200r/min，传输速度为4MB/s，控制器开销为1ms，要保证读或写一个512B的扇区的平均时间为11.3ms。那么，该磁盘的平均寻道时间不超过（ ）。
A、3.9ms B、4.7ms C、5.5ms D、6.lms
^^D
~~02|10|1|2|A0400047_010_877|1747
^^一个磁盘的转速为7200转／分，每个磁道有160个扇区，每扇区有512字节，那么理想情况下，其数据传输率为（ ）。
A、7200160KB/s B、7200KB/s C、9600KB/s D、19200KB/s
^^C
~~02|10|1|2|A0400047_010_878|1748
^^设一个磁盘盘面共有200个磁道，盘面总存储容量60MB，磁盘旋转一周的时间为25ms，每磁道有8个扇区，各扇区之间有一间隙，磁头通过每个间隙需要1.25ms。则磁盘通道所需最大传输率是（ ）。
A、10MB/s B、60MB/s C、83.3MB/s D、20MB/s
^^D
~~02|10|1|2|A0400047_010_879|1749
^^CD-RW光盘是（ ）型光盘。
A、只读 B、一次 C、再重写 D、都不是
^^C
~~02|10|1|2|A0400047_010_880|1750
^^CD-ROM的光道是（ ）。
A、位记录密度不同的同心圆 B、位记录密度相同的同心圆
C、位记录密度不同的螺旋线 D、位记录密度相同的螺旋线
^^C
~~01|10|1|2|A0400047_010_881|1751
^^CRT显示器的光栅扫描方式有（ ）和（ ）两种。
^^逐行扫描 隔行扫描
~~01|10|1|1|A0400047_010_882|1752
^^设某光栅扫描显示器的分辨率为1024768，帧频为50Hz，采用逐行扫描方式，若垂直回扫和水平回扫时间忽略不计，则此显示的行频是（ ）。
^^51.2KHz
~~01|10|1|1|A0400047_010_883|1753
^^液晶显示器与CRT显示器相比，其优点是（ ）。
^^工作电压低、功耗低、体积小、重量轻、无闪烁和辐射低
~~01|10|1|1|A0400047_010_884|1754
^^打印机的工作都由（ ）控制，它的控制程序存放在ROM中，使CPU开机就可以工作。
^^CPU
~~01|10|1|2|A0400047_010_885|1755
^^磁盘的表面称为（ ），在每个面上按记录轨迹划分的一系列同心圆称为（ ）。
^^盘面 磁道
~~01|10|1|2|A0400047_010_886|1756
^^磁盘中每条磁道可分成若干个容量为（ ）字节的（ ），它是磁盘读写的最小单位。
^^512 扇区
~~01|10|1|3|A0400047_010_887|1757
^^沿磁盘半径方向的单位长度（1英寸）内所能容纳的磁道数称为（ ），磁道上单位长度（1英寸）内所能存储的数据位数称为（ ），磁盘上单位面积（1平方英寸）内存放的数据量称为（ ）。
^^道密度 位密度 面密度
~~01|10|1|3|A0400047_010_888|1758
^^磁盘的平均存取时间是指（ ），该时间主要由（ ）和平均等待时间组成，对于7200转／分的磁盘而言，其平均等待时间约为（ ）ms（取整数）
^^CPU发出读写命令后，磁头从某一起始位置移动到新的位置，以及从盘片上读写信息所需的平均时间 平均寻道 4
~~03|10|1|1|A0400047_010_889|1759
^^除CPU外的所有部件或设备都称为外部设备。（ ）
^^错
~~03|10|1|1|A0400047_010_890|1760
^^显示器逐行扫描能保证行距的均匀，具有较高的分辨率。（ ）
^^对
~~03|10|1|1|A0400047_010_891|1761
^^扫描仪是一种输出设备。（ ）
^^错
~~03|10|1|1|A0400047_010_892|1762
^^数字化仪是一种输入设备。（ ）
^^对
~~03|10|1|1|A0400047_010_893|1763
^^提高磁盘的转速可以缩短旋转延迟时间、加快磁盘的读写速度。（ ）
^^对
~~03|10|1|1|A0400047_010_894|1764
^^磁盘面密度是磁道单位长度上能记录的二进制代码位数。（ ）
^^错
~~03|10|1|1|A0400047_010_895|1765
^^磁盘数据的读写是以字节为单位的。（ ）
^^错
~~03|10|1|1|A0400047_010_896|1766
^^光盘和磁盘数据的存取原理基本相同，但存储容量相对要大些。（ ）
^^错
~~03|10|1|1|A0400047_010_897|1767
^^所有光盘卜的信息一经写入后便无法更改。（ ）
^^错
~~03|10|1|1|A0400047_010_898|1768
^^所谓磁盘的记录方式就是这类磁表面存储器的编址方式。（ ）
^^错
~~03|10|1|1|A0400047_010_899|1769
^^磁盘阵列只能采用硬件阵列来实现。（ ）
^^错
~~05|10|1|8|A0400047_010_900|1770
^^什么是分辨率？什么是灰度级？它们各有什么作用？
^^分辨率由每帧画面的像素数决定，而像素具有明暗和色彩属性。黑白图像的明暗程度称为灰度，明暗变化的数量称为灰度级，分辨率和灰度级警高，显示的图像越清晰、越逼真。
~~05|10|1|9|A0400047_010_901|1771
^^某CRT显示器可显示64种ASCH字符，每帧可显示72字×24排，每个字符为7×8点阵，即横向7点，字间隔1点，纵向8点，排间隔6点。帧频为50Hz，采用逐行扫描方式。假设不考虑屏幕四边的失真问题，且行回扫和帧回扫均占扫描时间的20%。回答以下问题：
（1）显存容量至少有多大？
（2）字符发生器（ROM）容量至少有多大？
（3）显存中存放的是哪种信息？
（4）显存地址和屏幕显示位置如何对应？
（5）为控制显存访问与屏幕扫描之间的同步应设置哪些计数器？它们的分频各是多少？
（6）点时钟频率为多少？
^^这是一个字符显示器。
（1）显存最小容量=72B24=1728B。
（2）ROM最小容量=648行8列/8=512B（含字间隔1点）。
（3）显存中存放的是ASCII码信息。
（4）显存每个地址对应一个字符显示位置，显示位置自左至右、从上到下，分别对应缓存地址由低到高。
（5）设置点计数器、字计数器、行计数器、排计数器控制显存访问与屏幕扫描之间的同步。它们的分频计算如下：点计数器分频=7+1=8，行计数器分频=8+6=14。字、排计数器的分频不仅与扫描正程时间有关，而且与扫描逆程时间有关。设逆程须占x个字符扫描时间（折合值），逆程时间等于扫描y排字符的时间（折合值），则：（72+x）0.8=72，（24+y）0，8=24，得x=18，y=6，所以：字计数器分频=72+18=90，排计数器分频=24+6=30。
（6）频率=50Hz30排14行90字8点=15120000Hz=15.12MHz。
~~05|10|1|9|A0400047_010_902|1772
^^某磁盘存储器的转速为3000转／分，共有4个记录面，每毫米5道，每道记录信息为12288B，最小磁道直径为230mm，共有275道。问：
（1）磁盘存储器的存储容量是多少？
（2）最大位密度、最小位密度是多少？
（3）磁盘数据传输率是多少？
（4）平均等待时间是多少？
（5）给出一个磁盘地址格式方案。
^^（1）每道记录信息容量=12288字节，每个记录面信息容量-27512288字节。共有4个记录面，所以磁盘存储器总容量为427512288字节=13516800字节。
（2）最大位密度按最小磁道半径计算（=115mm），=12288字节／（2）=17字节/mm；最小位密度按最大磁道半径计算，=+（275/5）=115+5 5=170mm，=12288字节/（2）=11.5字节/mm。
（3）r=3000/60=50圈／秒，N=12288字节（每道信息容量），C=rN=5012288=614400字节/秒。
（4）平均等待时间=l/（2r）=l/（250）=1/100秒=10毫秒。
（5）假设本地磁盘存储器只有一台，所以可不考虑台号地址。有4个记录面，每个记录面有275个磁道。假设每个扇区记录1024个字节，则需要12288字节/1024字节=12个扇区。由此可得如下地址格式：

~~05|10|1|9|A0400047_010_903|1773
^^某磁盘组有6片磁盘，每片可有两个记录面，存储区域内径为22cm，外径为33cm，道密度为40道/cm，位密度为400b/cm，转速为2400r/min。回答以下问题：
（1）共有多少个存储面？
（2）共有多少个圆柱面？
（3）整个磁盘组的总存储容量有多少？
（4）数据传输率是多少？
（5）如果某文件长度超过一个磁道的容量，应将它记录在同一存储面上还是记录在同一圆柱面上？为什么？
（6）如果采用定长信息块记录格式，直接寻址的最小单位是什么？寻址命令中如何表示磁盘地址？
^^（1）共有62=12个存储面。
（2）每面有40（33-22）/2=220个道，即共有220个圆柱面。
（3）整个磁盘组的总存储容量=1222400220=7.3位。
（4）数据传输率=22400/（60/2400）=1.1位/s=l.38B/s。
（5）记录在同一圆柱面上，这样安排后的存取速度快。
（6）如果采用定长信息块记录格式，直接寻址的最小单位是扇区，磁盘地址为：驱动器号、圆柱面号、盘面号、扇区号。
~~05|10|1|9|A0400047_010_904|1774
^^某磁盘格式化为24个扇区和20条磁道。该盘能按需要选择顺时针或逆时针旋转，旋转一圈的时间为360ms，读一块数据的时间为1ms。该片上有3个文件：文件A从磁道6、扇区1开始占用2块；文件B从磁道2、扇区5开始占用5块；文件C从磁道5、扇区3开始占用3块。设磁盘移动一个磁道的时间为Ims。试问：
（1）该磁盘的平均等待时间为多少？
（2）该磁盘的平均寻道时间是多少？
（3）若磁头移动和磁盘转动不同时进行，且磁头的初始位置在磁道0、扇区0，按顺序C、B、A读出上述3个文件，总的时间是多少？
^^（1）磁盘旋转一圈的时间为360ms，所以r=1000/360圈／秒，平均等待时间=l/（2r）=180ms，也可以这样求解，磁盘旋转一圈的时间为360ms，磁盘旋转半圈的时间即平均等待时间=360ms/2=180ms。
（2）磁盘分为20条磁道，平均寻道时间为磁头移动20/2=10条磁道的时间，磁盘移动一个磁道的时间为Ims，所以该磁盘的平均寻道时间=1010ms=100ms。
（3）磁盘旋转一圈的时间为360ms，每条磁道24个扇区，所以移动一个扇区的等待时间=360ms/24=15ms。
按C、B、A顺序读取三个文件，磁头的初始位置在磁道0、扇区0，按顺序C、B、A读出上述3个文件，其操作为：①从磁道0、扇区0移到C文件的磁道5、扇区3，需要移动5道3个扇区，读3块，停在5道6扇区；②再移到B文件的磁道2、扇区5，需要移动3道1个扇区，读5块，停在2道10扇区；⑨移到A文件的磁道6、扇区1，需要移动4道9个扇区，读2块。
按C、B、A顺序读取三个文件的总时间包括以下几项。
总的寻道时间：移动5道时间+移动3道时间+移动4道时间=移动12道时间
=121ms=12ms。
总的等待时间：（3+1+9）15ms=195ms。
总的读出数据时间：（3+5+2）1ms=10ms。
则总时间=12ms+195ms+10ms=217ms。
~~05|10|1|8|A0400047_010_905|1775
^^已知某磁盘存储器转速为2400转／分，每个盘面有200个磁道，平均查找时间为60ms，每个磁道存储容量为96KB，求磁盘的存取时间与数据传输率。
^^已知转速2400转／分=40转／秒，则平均等待时间=1/（240）=12.5ms，每条磁道容量N=96KB，则有：磁盘存取时间=60ms+12.5ms=72.5ms（忽略传输时间和控制器开销）。数据传输率=rN=4096KB=3840KB/s。

来源：CSDN

作者：娃娃 哈哈

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