SEMICON China 2020 的中国国际半导体技术大会 CSTIC 2020，齐聚全球重量级的半导体技术领军者，分享当前最前沿、最热门的技术愿景。
此次受邀的台积电研究发展组织系统整合技术副总余振华，在会中详解让摩尔定律持续的三大先进封装技术：整合型扇出 InFO、2.5D 的 CoWoS、3D IC，以及 Chiplet 小芯片趋势的兴起。
对于 Chiplet 小芯片近年来成为国际半导体厂、IC 设计公司的热议焦点，余振华以三国演义的“天下大势，分久必合，合久必分”，来作为注解。
余振华毕业于台湾清华大学物理系，研究所转念材料，之后到美国佐治亚理工学院获得材料科学工程博士。他加入台积电超过 20 年，参与过不少“战役”，最有名一役当属 2000 年左右的 0.13 微米铜制程技术。
闻名业界的铜制程战役
约莫 1997 年时，当时执半导体技术牛耳的 IBM，首次发表铜制程技术，在此之前半导体都是采用铝制程。
铜的优势是电阻系数比铝低很多，但电流流量大时，会出现电迁移（electromigration）现象，若是电阻系数够低，可以降低电迁移所导致的原子流失。
铜制程的另一个关键是以 Low-K Dielectric（低介电质绝缘）作为介电层的材料。铜就像是骨头，Low K 材料是肌肉一样，彼此都非常关键。
早年的半导体技术都是技转自 IBM，很少有自己开发。当年，IBM 发表了铜制程与 Low-K 材料的 0.13 微米新技术后，同样也希望台积电、联电这些半导体公司都能采用。
2000 年以前，台积电与联电这两家公司的体量、技术实力并没有像现在差距这么大。
在 0.13 微米的铜制程上，联电一如过往向 IBM 买技术; 但台积电决定要自己开发，这是拉开台积电与联电技术实力，历史上的关键一役。
当时 IBM 的 0.13 微米铜制程技术属于实验室开发阶段，联电买下来实际生产后，遇到很多的问题，包括良率过低，很难进入量产规模等。
但是，台积电的 0.13 微米铜制程自主开发技术成功了。余振华接受媒体采访时曾分享过程中一些有趣的经验。
每天开会前先问：对手做出来没？
当时台积电的自主开发是直接上生产线开发，但大家都对铜材料不熟悉，非常怕稍有差池，制程中若发生污染会导致整个厂区扩散，因此有着很严谨的管理流程。
为了与其他工程师做区隔，当时在无尘室里面，所有人都穿白色的无尘衣，只有这群开发 0.13 微米铜制程的工程师是穿粉红色无尘衣，好让大家容易“回避” 。
还有，在厂区内很多地板上都画上路线，要求这群 “特殊工程师” 不能随意越线。
甚至，整个开发团队对 “敌情” 的进度与掌握，一直处于十分高压且紧绷的状态。
余振华曾描述，当时每天早上开会前第一件事，就是先问对手（联电）有没有什么消息？有没有出来开记者会宣布做出来了？确定没有，再来开会。然后，晚上前再重复一次这样的流程，确定对手没有动静后，才能互道晚安。
其实，台积电面临的技术竞争对手并非联电，应该说是整个泛 IBM 技术联盟。
当时 IBM 半导体技术强大，很少人敢挑战，台积电第一次做出如此 “胆大妄为” 的决定，研发团队的压力之大可以想像。
余振华在台积电另一个有名战役，是当时领军的 “整合连结与封装” 部门，成功研发出高端封装技术：InFO（整合扇出型封装）和 2.5ＤCoWoS，让苹果的 iPhone 处理器离不开台积电的技术。
因为高端封装技术的成功，让台积电从前端一路做到后端完成整合，突破技术和良率瓶颈，从苹果的 A11 处理器开始，台积电都是独家代工，更掀起传统封装厂开始大举投入高端封装的热潮。
封装技术的 “上位” 之路
过往封装技术属于半导体产业的 “末流” 技术，为什么这几年开始进入主流之路？回答这个问题之前，先来看看什么是 2.5D 封装技术。
电路板上有很多芯片，每一个芯片都在自己负责的功能，几个芯片串连起来，彼此沟通，就变成一个小系统。
一个系统性能的展现，不能单看单一颗芯片的表现，而是要看整个系统一起运作的性能展现。
例如一个芯片用 3nm、5nm 打造很厉害，性能强且信号传输很快，但放在系统里，如果每一颗芯片的传递时间太长，整体系统展现的速度仍是会慢下来，且会损失功耗。
系统展现的速度要快，最简单的概念是芯片之间的距离要够短。
可是，电路板上的芯片彼此之间的距离都是以公分计算，传输速度当然快不了; 反观一颗芯片中，每个晶体管之间的传输是以奈米的距离来算，自然运作很快。
这样的问题长久累积下来，形成信号在芯片中跑得很快，但每颗芯片彼此之间的沟通却变得很慢，出现瓶颈。
电路板上每颗芯片的功能和沟通频繁度不太一样。有些芯片是偶尔才沟通一次，因此，慢一点没关系。
有些芯片之间需要时常保持联系、时时沟通，像是 CPU 和存储芯片、GPU 和存储芯片、AI 芯片和存储芯片等。
例如 GPU 运算时，需要一直到存储芯片去抓资料来运算，当 GPU 和 DRAM 两个芯片的距离过大，速度一定会慢下来，且造成功耗增加。
为了改善这个问题，半导体厂开始从封装方式来动脑筋。
在传统的封装变下，电路板上的芯片距离太宽、线宽大，传输速度和功耗出现瓶颈。 业界就开始思考，如果拿芯片的技术来做电路板，不就可以把电路板上的线宽变细，而线宽变细，就可以拉近芯片之间的距离，解除传输瓶颈，更重要是降低功耗。这就是 2.5D 封装的概念。
3D 封装难度非常高
那 3D 封装又是什么样的概念？
3D 封装就是把一个芯片放在另一个芯片上，用堆叠的方式。可是，堆叠技术实际执行起来非常不容易，有三个难以克服的瓶颈：
第一，上、下两颗芯片要对准。
第二，上、下两颗芯片里面几十亿个晶体管都能对准且沟通。
要让上、下两颗芯片对准，并非 3D 封装技术最难的部分。最难的是让堆叠上去的芯片，里面的几十亿的晶体管都能对准且沟通。
第三，散热问题很难解决。
基于这三个障碍，逻辑芯片要实践 3D 封装技术的难度非常高。
但反观，存储芯片做堆叠技术就容易多了，因为存储芯片是标准化规格，每颗长得都一样，所以堆叠技术早已在 3D NAND 芯片中实现。
从上述的解释路径，可以很清楚看出，为什么半导体产业发展到近几年，要延续摩尔定律前进的重责大任，会落在封装技术上。
Chiplet 概念兴起
近期还有一个非常热门的封装技术兴起，就是 Chiplet 小芯片技术。这也是余振华这次在 SEMICON China 2020 年的演讲主题：Next Big Frontiers：Chiplet Integrations and More。
Chiplet 概念就是把一颗 SoC 分成好几个芯片，让每颗芯片的效能维持，但成本可以更低，是 SoP（System on Packaging）的概念。
SoP 看似很像多年前各界推行的 SiP（System in a Package）概念，但其实不一样。
严格来说，SiP 不是一个成功的技术，现在已经很少人提起。SiP 就是把 2~3 颗芯片封装再一起，但对于速度、功耗都没有改善，只是把几个小芯片封装成一颗大芯片。
余振华指出，由于摩尔定律的瓶颈越来越多，“超越摩尔定律”、“后摩尔定律”的概念越来越重要。
在 “后 摩 尔 定 律 ” 时 代 ，开始把原本封装在一颗芯片中的功能，拆成好几个芯片后再整合，这种“系统整合” 技术，开始成为半导体技术的主流路线之一。
另一个原因是，AI 和 5G 已经成为半导体产业的最大推手，但对于性能的要求严苛，且为了缩减体积，也开始朝 “系统整合” 技术努力。
根据调研机构 Tractica 在 2019 年发布的数据，在全球深度学习（Deep Learning）相关的芯片市场中，2019 年 CPU 规模约 30 亿美元、GPU 约 60 亿美元、ASIC/ASPP 约 20 亿美元、Accelerator 约 3 亿美元。
预计到 2025 年，CPU 市场成长至 120 亿美元，年复合成长率 26%; GPU 市场达 200 亿美元，年复合成长率 22%; ASIC/ASPP 市场达到 300 亿美元，年复合成长率 57%; Accelerator 市场达到 15 亿美元，年复合成长率 31%。
由此可知，深度学习、AI 相关的 ASIC 和加速器芯片，未来五年将享受高度成长。
再来看晶体管的微缩历程，这两年依循摩尔定律的步伐，已经进入 7nm/5nm 工艺技术，接下来各家半导体厂要迎接小芯片 Chiplet 时代。
Chiplets 优势是降低成本。将一颗 SoC 切割成多个不同 Chiplet，效能仍维持 SoC 水平，不会因为切割而减损; 之后，再用先进封装技术，透过密集且高速、高频宽的连结来进行内部的沟通与互联，将多颗的 Chiplet 封包在一起。
根据余振华的介绍，Chiplets 有分为 Chip split 和 Chip partition 两种，前者切割 SoC 以降低成本，后者的做法除了切割芯片之外，还可以重复使用 IP。
Chiplet 是起源于 1970 年代诞生的多芯片模组 MCM （Multi-Chip Module），为了弥补硅制程技术进展趋缓所想出来的概念，近期被视为一种节省成本的技术，应用于 AMD 的 Epyc 系列 x86 处理器中而复活。
日前 AMD 推出第二代 EPYC 服务器处理器中，将 CPU 与 I/O 芯片组分开使用不同的制程技术来制造。
其中，CPU 继续采用最先进制程如台积电 7nm 技术，I/O 芯片组是采用格芯的 14nm 制程技术，再通过 Chiplets 系统封装模组化技术共同互联封装在同一颗芯片中。
台积电的 Chiplets 整合技术是采用扇出型封装 FOWLP（Fan Out Wafer Level Package）技术。
FOWLP 可以让多种不同芯片，像是 WLP 制程般埋进去，等于减一层封装，假设放置多颗裸芯片，等于省了多层封装，有助减低成本。
FOWLP 技术原理是在晶圆制程中，从半导体裸晶的端点上，拉出所需的电路到重分布层 (Redistribution Layer)，进而形成封装。在这样的基础上就不需要封装载板，更不用打线(Wire) 以及凸块（Bump）因此可以降低生产成本和芯片的厚度。
为什么要做 Chiplet？
Chiplet 在半导体产业不是一个新议题，AMD 很早就使用在处理器架构中，美国 DARPA 也成立 Chiplet 相关研究计划。
2019 年有武汉弘芯锁定 Chiplet 概念为发展平台; 台积电也在 2019 年开始对外宣布在 Chiplet 技术上的规划。
台积电跨入封装技术多时，在 2019 年才开始对外表示着力于 Chiplet 技术，主要是以于台积电的规模，Chiplet 能直接带来的生意对于公司而言，实在太小了。但基于解开摩尔定律的瓶颈，台积电也陆续开始将 Chiplet 技术使用在制程中。
台积电并没有把 chiplet 当成是一种技术上的大突破，比较像是利用 chiplet 技术将不同制程节点的 die 进行混合封装，促进新工艺技术的销售。
一般会采用到这种技术的产品，多是属于较高端的芯片，用 chiplet 封装技术来满足产品对于性能、尺寸、功耗上的要求。
随着越来越多 IC 设计公司、晶圆厂等投入 chiplet 技术开发和推广，也会将此技术的商业模式推向成熟，并且让成本进一步下降，进而让产业生产完善。
余振华也介绍台积电在后段封装技术上的推进。
除了既有的整合型扇出 InFO 技术，以及 2.5D 的 CoWoS（Chip on Wafer on Substrate）技术，台积电也通过导线互连间距密度和系统尺寸上的升级，发展出晶圆级封装技术系统整合晶片（TSMC-SoIC）。
台积电的 SoIC 先进晶圆级封装技术，即是 3D IC 架构，且将多个 Chiplets 整合成一个面积更小与轮廓更薄的 SoC 芯片。通过这样的整合技术，可以将不同高速、高频宽、低功耗的异质 3D IC 产品。
台积电说明，因为拥有最先进制程的晶圆或晶片，以及混合匹配的前段 3D 和后段 3D 系统整合，客户可以利用台积电独特的从晶圆到封装的整合式服务，来打造具差异化的产品。
总结而言，高端封装和系统整合是半导体产业未来的趋势，适用正在蓬勃发展的物联网、高速运算等应用; 而整个产业发展趋势从 SoB（System on Board）到SoC（System on Chip），正在朝 SoP（System on Packaging）迈进。
高端封装成为未来半导体厂继续摩尔定律之路的做重要武器之一，Chiplet 时代更会是“天下大势，分久必合，合久必分”的最佳演绎。
来源：oschina
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