来源：IEEE
转自：悦智网
在技术领域最著名的准则之一就是摩尔定律。在过去55年的时间里，“摩尔定律”已经描述并预测了晶体管的缩小，如一组称为技术节点的数字在过去以大约每两年一次的频率更新。像一些基于物理学的世界末日时钟一样，几十年来，节点数量一直在不停地下降，因为工程师设法使它们可以容纳在同一块硅片中的晶体管数量定期增加一倍。
其实在戈登·摩尔（Gordon Moore） 首次推出以他的名字命名的趋势时，业界并没有节点之类的东西，而且在一个IC上经济上只能集成大约50个晶体管。
但是经过从业人员数十年的艰苦努力和数千亿美元的投资，看看我们已经走了多远！如果您有幸在高端智能手机上阅读本文，那么它内部的处理器是使用称为7纳米节点的技术制造的。这意味着在一平方毫米的硅中大约有1亿个晶体管。在5纳米节点上制造的处理器现已投入生产，行业领导者期望在十年内致力于所谓的1纳米节点。
然后呢？
毕竟1nm已经几乎是五个硅原子的宽度。因此，也许您会以为您很快就会想到摩尔定律将不再存在，半导体制造技术的发展将不会进一步提高处理能力，而固态设备工程是一条死路一条。
不过你会错的。半导体技术节点系统绘制的前景图是错误的。实际上，7纳米晶体管的大多数关键特征都比7纳米大得多，并且命名和物理现实之间的脱节已经存在了大约二十年。当然，这不是秘密，但这确实会带来一些不幸的后果。
一是持续关注“节点”的事实掩盖了这样一个事实，即即使不再需要对CMOS晶体管的几何结构进行进一步的微缩，但半导体技术实际上仍将有可能继续推动计算向前发展；另一个问题是，以节点为中心的半导体发展观未能以过去的产业振兴方式指出前进的方向。最后，令人讨厌的是，这么多的库存投入到根本上毫无意义的数字中。
寻找更好的方法来标记行业里程碑的努力开始产生明显更好的替代方法。但是，在一个声名狼藉的竞争性行业中，专家是否会团结其中之一是个问题？让我们希望他们这样做，这样我们就可以再次拥有一种有效的方法来衡量世界上最大，最重要，最有活力的行业之一的进步。
那么，我们将如何到达一个可以说是过去一百年中最重要的技术发展错误地出现了自然终点的地方？自1971年发布Intel 4004微处理器那年起，MOS晶体管的线性尺寸缩小了约1,000倍，单个芯片上的晶体管数量增加了约1500万倍。用来衡量集成密度这种惊人进步的度量标准主要是尺寸，称为金属半节距（Metal half-pitch）和栅极长度（gate length）。这在一开始很方便，因为很长一段时间里，它们的数字几乎相同。
金属半节距是芯片上从一个金属互连的起点到下一个金属互连的起点的一半距离。在直到十年前一直占据主导地位的二维或“平面”晶体管设计中，栅极长度测量的是晶体管源极和漏极之间的空间。器件的栅极叠层位于该空间中，该栅极叠层控制着源极和漏极之间的电子流动。从历史上看，它是决定晶体管性能的最重要尺寸，因为较短的栅极长度表明开关器件的速度更快。
在栅极长度和金属半节距大致相等的时代，它们代表了芯片制造技术的基本特征，成为节点数。芯片上的这些功能通常每代缩小30％。这样的减小使晶体管密度加倍，因为将矩形的x和y尺寸都减小30％意味着面积减半。
在整个19世纪70年代和80年代，使用栅极的长度和半节距作为节点一直达到其目的，但是在1990年代中期，这两个功能开始脱钩。为了继续在速度和设备效率上取得历史性的进步，芯片制造商比设备的其他功能更积极地缩短了栅极的长度。例如，使用所谓的130 nm节点制造的晶体管实际上具有70 nm的栅极。结果是摩尔定律密度加倍路径的延续，但栅极长度不成比例地缩小。然而，在大多数情况下，行业仍然遵循旧的节点命名约定的节奏。
无意义的技术节点
在19实际90年代中期之前，逻辑技术节点与其制造的CMOS晶体管的栅极长度同义。实际的栅极长度缩短了一会儿，然后停止微缩。
GMT方法
光刻技术的局限性：最先进的光刻技术，即极端紫外光刻技术，依赖于13.5纳米波长的光。这意味着芯片功能将很快停止微缩。芯片制造商将不得不转向单片3D集成，增加设备层次，以保持硅CMOS的密度增加。GMT方法通过说明两个最关键的特征（接触的栅极节距和金属节距）的大小以及层数来对此进行跟踪。
21世纪初的发展使事情变得更遥远，因为处理器要克服功耗的限制。工程师们找到了保持设备改进的方法。例如，将晶体管的一部分硅置于源极（strain ）下，可使电荷载流子在较低的电压下更快地通过，从而提高了CMOS器件的速度和功率效率，而又不使栅极长度变得更短。
由于电流泄漏问题需要对CMOS晶体管进行结构更改，因此事情变得更加陌生。2011年，当英特尔在22纳米节点上切换到FinFET时，这些设备的栅极长度为26纳米，半间距为40纳米，鳍片为8纳米。
IEEE终身研究员和英特尔资深人士Paolo Gargini说，该行业的节点到那时绝对没有意义，因为它与您可以在芯片上找到的与实际工作相关的任何尺寸都没有关系”。谁领导着新的度量标准工作之一。
尽管半导体行业需要更好的东西，但已达成广泛共识，尽管不是普遍的。一种解决方案是简单地将术语与对晶体管重要的实际特征的大小重新对齐。这并不意味着要回到栅极长度，后者不再是最重要的功能。
相反，建议使用两种方法来表示制造逻辑晶体管所需面积的实际限制。一种称为接触栅间距。此短语是指从一个晶体管的栅极到另一个晶体管的栅极的最小距离。另一个重要指标金属间距测量两个水平互连之间的最小距离。（由于栅极长度现在已不再重要，因此不再有任何理由将金属间距分成两半。）
Arm首席研究工程师Brian Cline解释说，这两个值是在新流程节点中创建逻辑的“最小公分母”。这两个值的乘积很好地估计了晶体管的最小可能面积。其他每个设计步骤（形成逻辑或SRAM单元，电路块）都增加了最低限度。他说：“具有深思熟虑的物理设计特征的良好逻辑过程将使该值的降级最小”。
IEEE国际设备和系统路线图（IRDS）主席Gargini 在四月份提出，该行业采用结合接触式栅极节距（G），金属节距（M）的三位数指标来“回归现实”。，对于未来的芯片来说，至关重要的是，芯片上的设备的层数或层数（T）。（IRDS是“国际半导体技术路线图”（ITRS）的继承者，ITRS是一项现已失效，数十年之久的全行业研究，旨在预测未来节点的各个方面，从而使该行业及其供应商有一个统一的目标。）
“这三个参数是评估晶体管密度所需的全部知识，” ITRS的负责人Gargini说。
IRDS路线图显示，即将推出的5nm芯片的接触栅距为48nm，金属栅距为36nm，并且具有单层结构，即公制G48M36T1。它并不能完全解决问题，但是它确实传达了比“ 5-nm节点”有用的信息。
与节点命名法一样，此GMT指标的栅极间距和金属间距值在整个十年中将继续减小。但是，它们的运行速度将越来越慢，以目前的速度，到现在大约10年后才能达到终点。到那时，金属间距将接近极限紫外光刻可以解决的极限。尽管上一代光刻机能够经济高效地克服其193 nm波长的可感知极限，但没有人期望极端紫外线会发生同样的事情。
Gargini说：“到2029年左右，我们达到了光刻技术的极限。” 之后，“前进的方向是堆叠……。这是增加密度的唯一途径。”
届时，层数（T）项将变得非常重要。当今先进的硅CMOS是单层晶体管，通过十多个金属互连层将它们链接到电路中。但是，如果您可以构建两层晶体管，则可能使器件的密度几乎翻倍。
对于硅CMOS，目前仍在实验室中，但是时间不长。十多年来，工业研究人员一直在探索生产“ 单片式3D IC ”的方法，这些芯片中一层又一层地堆叠着晶体管。这并非易事，因为硅加工温度通常很高，以至于建造一层会损坏另一层。尽管如此，一些工业研究工作（尤其是比利时纳米技术研究公司Imec，法国的CEA-Leti和Intel正在开发可以在CMOS逻辑中构建两种类型晶体管的技术-NMOS和PMOS-一种在另一种之上。
即将出现的非硅技术甚至可以更快地进入3D。例如，麻省理工学院教授马克斯·舒拉克（Max Shulaker）和他的同事们参与了依赖于碳纳米管晶体管层的3D芯片的开发。因为您可以在相对较低的温度下处理这些设备，所以与使用硅设备相比，可以更轻松地将它们构建为多层。
其他公司正在研究可以在硅上方的金属互连层内构建的逻辑或存储设备。其中包括由原子稀薄的半导体（如二硫化钨）制成的微机械继电器和晶体管。
大约一年前，一群著名的学者聚集在加州大学伯克利分校的校园中，提出了自己的标准。
这种专家的组合寻求一种指标，该指标可以消除节点的世界末日时钟氛围。他们决定，至关重要的是，该指标不应有自然终点。换句话说，数字应该随着进步而上升而不是下降。它还必须简单，准确，并且与改进半导体技术的主要目的（功能更强大的计算系统）相关。
为此，他们需要做的事情不仅仅是IRDS的GMT指标所能描述的，用于制造处理器的技术。他们想要一个不仅考虑处理器而且还考虑整个计算机系统其他影响性能的关键因素的度量标准。这可能看起来过于雄心勃勃，也许是这样，但是随着方向计算的开始，它显得格外刺眼。
破解Intel Stratix 10现场可编程门阵列的封装，您将发现的不仅仅是FPGA处理器。在封装内部，处理器芯片被一系列“ 小芯片” 包围，其中包括两个高带宽DRAM芯片。用密集的互连阵列蚀刻的一小片硅片将处理器连接到内存。
一台计算机最基本的就是：逻辑，内存以及它们之间的连接。因此，要拿出自己的新的指标，为此该小组选择的参数是DL, DM, 和 DC。这就是LMC度量。
根据LMC指标的发起者，在当今以数据为中心的时代，D L，D M和D C的改进共同为计算系统的整体速度和能源效率做出了重要贡献。他们绘制了历史数据，显示了逻辑，内存和连接性增长之间的相关性，这表明D L，D M和D C的均衡增长已经持续了数十年。这种平衡在计算机体系结构中是隐含的他们认为，令人惊讶的是，它适用于各种复杂程度的计算系统，从移动和台式机处理器一直到世界上最快的超级计算机。小组成员说，这种均衡的增长表明未来将需要类似的改进。
LMC方法
称为LMC的节点度量标准的替代方法通过说明逻辑密度（D L），主存储器的密度（D M）以及链接它们的互连的密度（D C）来获取技术的价值。
在LMC度量标准中， D L是逻辑晶体管的密度，以每平方毫米的cell数量表示。D M是每平方毫米内存中系统主内存的密度。D C是逻辑与主存储器之间的连接，以每平方毫米的互连数表示。如果存在多层设备或3D芯片堆叠，则超过该平方毫米的整个体积都非常重要。
D L可能是三者中历史上最熟悉的一种，因为自从第一批IC以来人们一直在计算芯片上的晶体管数量。虽然听起来很简单，但事实并非如此。处理器上不同类型的电路在密度上有所不同，这在很大程度上是由于链接设备的互连。逻辑芯片中最密集的部分通常是构成处理器高速缓存的SRAM存储器，数据被存储在其中以便快速重复访问。这些高速缓存是六晶体管单元的大型阵列，可以将它们紧密封装在一起，部分原因是其规则性。通过这种测量，迄今为止报告的D L的最大值是使用TSMC 5纳米工艺制造的135兆位SRAM阵列，每平方毫米封装了2.86亿个晶体管。在建议的命名法中，该名称应为286M。
但是，逻辑块比嵌入其中的SRAM更复杂，更不统一且密度更低。因此，仅根据SRAM判断技术可能并不公平。2017年，当时的英特尔高级研究员Mark Bohr提出了一种使用某些常见逻辑单元的加权密度的公式。该公式着眼于一个简单且普遍存在的两输入，四晶体管与非门以及一个常见但更复杂的电路（称为扫描触发器）的单位面积晶体管数。在典型设计中，它根据此类小栅极和大单元的比例对每个元素加权，以产生每平方毫米单个晶体管的结果。Bohr当时说SRAM的密度如此之大，应单独测量。
据AMD高级研究员Kevin Gillespie称，AMD在内部使用类似的东西。他说，如果一个度量标准不考虑设备的连接方式，那将是不准确的。
由几位专家分别提出的另一种可能性是，在经过商定的，大面积的半导体知识产权中，例如在Arm广泛使用的处理器设计中，测量平均密度。
实际上，根据Arm的Cline的说法，Arm放弃了单一指标的尝试，而是希望从完整的处理器设计中提取电路功能块的密度。他说：“我认为对于所有硬件应用来说，没有一个适合所有人的逻辑密度指标”，因为不同类型的芯片和系统的差异太大。他指出，不同类型的处理器（CPU，GPU，神经网络处理器，数字信号处理器）具有不同的逻辑和SRAM比率。
最后，LMC发起者选择不指定特定的D L测量方法，而将其留给业界讨论。
测量D M更加简单。目前，主存储器通常是指DRAM，因为它价格便宜，耐用性高并且读写速度相对较快。
DRAM单元由一个晶体管控制，该晶体管控制对将位存储为电荷的电容器的访问。由于电荷会随时间泄漏，因此必须定期刷新cell。如今，电容器是建立在硅上方的互连层中的，因此密度不仅受晶体管尺寸的影响，还受互连几何形状的影响。LMC集团在已发表的文献中可以找到的最高D M值来自三星。在2018年，该公司详细介绍了DRAM技术，密度为每平方毫米（200M）2亿个单元。
DRAM可能并不总是保持其作为主存储器的位置。当今，诸如磁阻RAM，铁电RAM，电阻性RAM和相变RAM之类的替代存储技术已投入商业生产，其中一些作为嵌入处理器本身的存储器，另一些作为独立芯片。
在主内存和逻辑之间提供足够的连接已经是当今计算系统的主要瓶颈。D C衡量的处理器和内存之间的互连历史上是由封装级技术而非芯片制造技术创建的。与逻辑密度和存储器密度相比，DC已经在过去几十年稳步少得多的改善。取而代之的是，随着新封装技术的引入和改进，出现了离散的跳跃。在过去的十年中，尤其是多事之秋，因为单芯片单片系统（SoC）已让位给在硅中介层上紧密结合在一起的小芯片（所谓的2.5D系统）或堆叠成3D排列的小芯片。使用台积电集成芯片系统的系统3D芯片堆叠技术具有最高的DC，在每平方毫米（12K）12000个互连。
但是，DC不一定需要将逻辑连接到单独的存储芯片。对于某些系统，主存储器是完全嵌入式的。例如，Cerebras Systems的机器学习大型芯片完全依赖于嵌入在单个大规模硅片上的逻辑核附近的SRAM。
LMC发起者建议，将描述一个将所有三个参数（D L，D M和D C）中最好的一个组合的系统[260M，200M，12K]。
英特尔首席技术官迈克尔·梅伯里（Michael Mayberry）认为，用一个数字来描述半导体节点的先进性已经过去了很长时间。但是，他原则上喜欢具有全面的系统级度量的想法。他说：“即使是不完美的，也可以选择达成共识的东西，而不是当前的节点品牌。”
他希望看到LMC扩展了更多详细级别，以指定要测量的内容和方式。例如，关于D M值，Mayberry说，它可能需要专门与与其所服务的处理器位于同一芯片封装内的存储器相关。他补充说，归类为“主内存”的内容可能也需要进行微调。将来，处理器和数据存储设备之间可能会有多层存储。例如，英特尔和美光制造的3D XPoint内存是一种非易失性系统，在DRAM和存储之间占据一席之地。
进一步的批评是，基于密度的度量标准（如LMC）和基于光刻的度量标准（如GMT）均与代工厂和存储芯片制造商的客户所要求的相距甚远。AMD的Gillespie说：“有[密度]区域，但也有性能，功能和成本。” Mayberry补充说，每种芯片设计都围绕这四个轴进行权衡，以至于“没有一个单一的数字可以反映出节点的性能如何”。
“排名第三的内存和存储最重要的指标仍然是单位成本，” 全球第三大DRAM制造商美光科技公司高级研究员兼副总裁Gurtej Singh Sandhu说。“还密切考虑了其他几个因素，包括基于特定市场应用的各种性能指标。”
还有一个派别认为，此时甚至不需要新的指标。GlobalFoundries负责工程和质量的高级副总裁Gregg Bartlett说，这些措施“实际上仅在以缩放为主导的应用中才有用” ，该公司于2018年结束了对7纳米工艺的追求。这个空间以及有限的客户和应用程序数量，因此与绝大多数半导体行业的关系不大。” 仅剩下英特尔，三星和台积电追求最后几个CMOS逻辑节点，但它们几乎没有参与其中，在全球半导体制造收入中占了很大一部分。
Bartlett的公司不在该小组中，他认为CMOS逻辑与专用技术（例如嵌入式非易失性存储器和毫米波无线电）的集成对行业的未来至关重要，而不是扩展规模。
但是，毫无疑问，持续扩展对许多半导体消费者而言很重要。尽管出于不同的原因，LMC指标和GMT指标的创建者都感到紧迫感。对于LMC支持者来说，在晶体管缩放的重要性不高的时代，业界需要明确其长期发展前景，以便他们能够招募技术人才来实现这一未来。
对于Gargini和GMT支持者而言，这是为了使整个行业步入正轨。他认为，如果没有指标的同步，该行业的效率就会降低。他说：“这增加了失败的可能性。” “我们有10年的时间”，直到硅CMOS完全停止收缩。“仅勉强够用”以产生将使计算不断发展的必要突破。
未来智能实验室的主要工作包括：建立AI智能系统智商评测体系，开展世界人工智能智商评测；开展互联网（城市）云脑研究计划，构建互联网（城市）云脑技术和企业图谱，为提升企业，行业与城市的智能水平服务。
如果您对实验室的研究感兴趣，欢迎加入未来智能实验室线上平台。扫描以下二维码或点击本文左下角“阅读原文”
来源：oschina
链接：https://my.oschina.net/u/4409965/blog/4442004