本篇博客来说说硬件开发的笔试或者面试。
面试主要是基于项目的，所以在这里不过多讨论，看自己的项目经验了。
笔试题目，硬件笔试包含的内容还是比较多的，有FPGA，C语言，信号系统知识，数电模电、电路分析、高频电路、PCB设计，通信原理等。在这里尽可能列举硬件笔试可能会出现的题目。
以下回答为笔者杜撰，未必正确，欢迎大家一同讨论。
PCB的两条走线过长平行走线会引起什么后果？
从信号完整性方面来考虑，过长的走线耦合增强，串扰的本质在于耦合，所以过长平行走线会引起串扰，可能会引起误码操作。
常见的组合逻辑电路有哪些？
加法器，数据选择器，数据输出器，编码器，译码器，数值比较单元，算数逻辑单元。
存储器有哪些构成？
存储阵列，地址译码器和输出控制电路。
锁相环电路的基本构成？
分频器、鉴频鉴相器、环路滤波器、压控振荡器。
RS232和RS485的主要区别？
RS232是利用传输线与公共地之间的电压差传输信号，RS485是利用传输线之间的电压差作为传输信号，由于电压差分对的存在，可以很好的抑制共模干扰，所以RS485传输更远。
驱动蜂鸣器的三极管工作在哪个区，若是做反相器呢？
由于单片机等其他MCU IO输出的电流比较小，大概在几十个mA以下，所以为了驱动需要电流较大的器件，需要额外的器件。驱动蜂鸣器利用三极管，使其工作在放大区。利用三极管的饱和和截止特性，可以做反相器，作为开关使用。
四层板信号分布是怎么样的，才能使EMC降低？
对于常用的4层板信号分布是，信号层–地层(电源层)—电源层(地层)—信号层。这样设置的原则是（1）电源层和地层相邻，可以耦合电源的噪声，降低因电源抖动对器件的影响。（2）顶层和底层都有相应的参考层，可以良好的达到信号阻抗要求。（3）因两个信号层都有参考层，所以都有各自的参考回流路径，可以降低EMI。
分析竞争与冒险如何产生的以及如何避免？
信号经过逻辑门电路都需要要一定的时间，不同的传输路径上门电路数量不一样或者门电路数量一样，但每个门电路的延迟时间不一样，使得与稳态下得到的逻辑功能不一致，产生错误的输出。到达的时间不一致称为竞争，产生的毛刺称为冒险。
解决办法：1.增加选通电路；2.芯片外部添加电容；3.增加布尔式的消去项；
传输线几个重要的经验公式？
对于传输线上任何串联连接都有电容参数，为了使其不产生对信号线变缓趋势，需要满足 C < 4 *RT。对于传输线上任何串联连接都有电感参数，为了使其不产生尖峰信号，需要满足 L < 0.2 * Z0 *RT。
AD电路中，滤波为什么采用磁珠滤波，而不是电感？
良好的滤波电路对AD器件影响是较大，噪声大，可能会引起误码操作。磁珠滤波是吸收噪声，转化成热，电感滤波时反射噪声，并没有消除噪声。
解释一下电感，磁珠和电容滤波原理？
磁珠滤波是吸收噪声磁珠的等效形式为电抗(电感) + 电阻，在低频段，磁珠表现为感性，反射噪声，在高频段表现为阻性，吸收噪声，并转化成热。所以选择磁珠时需要考虑电路上的信号和噪声所处的频带，尽量让工作频率高于磁珠的转化频率，处在阻性范围。 对于磁珠的选择需要考虑的方面：(1)考虑信号工作的频带范围，好确定磁珠的选型，尽量让其大于磁珠的转换频率；(2)直流电阻，选择低Rdc，降低流过磁珠本身的损耗；(3)额定电流，选择磁珠的额定电流尽量接近或者大于工作电流；(4)自谐振频率，应选择自谐振频率较高的磁珠，因为工作频率大于自谐振频率时，会表现为电容特性，会迅速降低阻抗。
电感滤波是反射噪声，首先说一下电感的作用（1）通直流隔交流;（2）滤波；（3）阻碍电流的变化，维持电流的稳定。因为电感本身也有一定的阻抗，所以在大电流流过时需要考虑电感上的压降，还要注意组成的LC高通或者低通滤波器，不要使其谐振频率工作在器件本身的工作频带范围内，否则会引起谐振，纹波变大。选择电感时，其谐振频率要高于工作频率，当低于谐振频率时，电感值保持稳定，高于谐振频率时，不过增加到一定程度后不再增加，频率在增加电感表现为电容性，会随频率增高而迅速减小。
电容滤波是反射噪声，电容的等效模型为电感+电容+电阻的串联，在谐振频率之前，电容表现为电容特性，随着频率增加，阻抗变小，但是随着频率超过工作频率，会使得电容转化为电感特性，随着频率的增加阻抗变大。电容的作用（1）通交流隔直流;（2）滤波，高频噪声的泄放通道；（3）续流池，维持电压的稳定。电容有ESR和ESL特性，ESR表现为其内部有一定的电阻特性。ESL与电容的封装尺寸有关，F = （ESL * C）^（-1/2）。对于ESL特性，所以在选择电容滤波的时候，尽量不要选择同一封装不同容值，或者同一容值不同封装，这对于滤波会有一定的作用，但是不明显，滤波效果较好的是不同容值不同封装类型，可以基本上滤波各个频段的噪声。
对于电容的选择一般是 陶瓷电容 高频，钽电容一般是中频，电解电容一般是低频。容值越大的钽电容其ESR值越小。
3W，20H什么意思？
3W是相邻走线中心距为标准线宽的3倍。H表示是电源层到底层的厚度，电源层相对于底层内缩20H，以吸收电源平面的辐射。
状态机中的摩尔和米莉有什么区别？
摩尔型状态机只和状态有关，米莉型不单单和当前状态有关，还和输入有关。
基尔霍夫电流定律和电压定律？
在集总电路中，对于任一结点，所有流出结点的支路电流代数和恒等于零。
在集总电路中，对于任一回路，所有支路电压代数和恒等于零。
如何理解运放的虚短和虚断？
虚短是本质，虚断是派生。当然利用这两个运放的性质，算是把运放当作理想运放看待，不过实际中应用两个此性质计算出来的结果也相差无几。
虚短是由于运放的开环放大倍数往往很高，而运放的输出往往是有限的，这样会导致输入的两个引脚间的电位差很小，近似于等电位。称为虚短。
虚断是由于运放的差模输入电阻很高，流入的两个输入端的电流很小，近似于断路，称为虚断。
温度对晶体管的影响？
当温度升高时，对于输入特性，即Vbe与Ib之间的特性，会使得输入特性曲线左移。
当温度升高时，对于输出特性，即Vce与Ic之间的特性，会使得输出特性曲线上移。
PDN网络最根本原则？
当温要使得各个芯片的电压稳定，应使得PDN阻抗低于目标阻抗，PDN阻抗 ≤ 目标阻抗 = Vdd * ripple % / Itransient = 2 * Vdd * Vdd ripple % / P 。
运放如何选择，其中需要注意哪些参数？
运放选择时需要注意以下几个参数：
共模抑制比（KCMR），带宽，供电电压，共模输入范围，输入失调电压（offset voltage），输入失调电流（offset current），输入偏置电流（bias current），压摆率，温漂。
共模抑制比：放大差模信号的能力，抑制共模信号的能力，体现抵抗噪声的能力。
供电电压：当进行小信号放大时，不能超过供电电压的供电范围，否则会产生信号的失真。
共模输入范围：此参数绝对了输入信号的范围，一般共模输入范围在手册中会有规定，比如VCC – 0.2V，-VCC + 0.2V等，若是超过此共模输入范围，也会使得信号失真。
输入失调电压：在输入电压为0时，运放本应输出电压也为0V，但是由于运放内部不肯能绝对对称，会有一定的电压输出，为了调节输出为0时的电压大小为失调电压。一般失调电压都在uV级别。
输入失调电流：在输入电压为0时，流入两个输入端电流的差值，这体现了运放的输入级差分管的不对称性，希望此失调电流越小越好。
输入偏置电流：流入运放两输入端的电流的均值 I = （Ibn + Ibp）/ 2。
阻抗与哪些因素有关？
阻抗与介质厚度，线间距，线宽，铜厚，介电材料有关。
其中与介质厚度和线间距成正比，主要是因为由瞬时阻抗可知Z = 83 * （根号下 介电常数） /CL，由于电容的值与导线距参考平面的高度成反比，所以，当导线距离参考平面比较近时，C变大，反之变小，所以Z的阻抗与介质厚度成正比，若介质厚度增大，则Z增大，反之亦然。经验法则，厚度每增加1mil，特性阻抗减小2Ω。
线间距主要是从自感和互感方面考虑，首先线间距越小，互感增强，自感减小，会导致回路电感减小，这也是差分信号为什么要挨近的原因。当间距变小时整个回路的电感减小，根据 阻抗和电感与电容之间的关系， Z = 根号下(L/C),所以假设导线距离参考平面距离不变的情况下，Z是减小的。所以阻抗Z与线间距成正比。
介电材料，介电材料本身其实不会影响阻抗，但是介电材料会影响电容特性，电容与介电材料成正比，所以阻抗Z与介电常数成反比。
铜厚与电感参量有关，铜厚与厚，电感的值越小，Z = 根号下(L/C),所以假设导线距离参考平面距离不变的情况下，Z是减小的。所以阻抗Z与铜厚成反比。
线宽与电感参量和电容量有关，线越宽，L减小，由于C的值与线宽成正比（也就是横截面面积增大），Z = 根号下(L/C),所以假设导线距离参考平面距离不变的情况下，Z是减小的。所以阻抗Z与线宽成反比。
几个重要性质，电感L与线间距，半径成反比，与导线长度成正比。电容与介电常数，线宽成正比，与介质厚度成反比。
电感L的公式可以参看相关的资料。
C = 介电常数 * A / H。其中A为横截面积，H为介质厚度。
R = ρ/A，其中电阻与线宽是成反比，所以大面积铺铜也是基于这个道理，使得回路阻抗尽可能小，减小地弹和压降。
传输线阻抗为什么是50Ω？
对于传输线，若是半径选的太大，根据特性阻抗与L，R，C的关系，L会减小，C会增大，会导致特性阻抗变低，导致信号的衰减很大，权衡利弊，选50Ω时信号的衰减比较小。
对于逻辑门电路的扇出数如何确定
首先要确定两个参数，第一个是噪声容限，驱动门的高电平门限必须高于扇出门的高电平，驱动门的低电平门限必须小于扇出门的低电平。再者需要考虑拉电流和灌电流， 由拉电流参数确定 驱动门数为 N = IOH / IIH，由灌电流参数确定 驱动门数为 N = IOL / IIL，两者取最小者为最大扇出数。
/****************************************************************
//===============================================================
上述内容如果有侵犯到您的权利，请及时与本作者联系,会在第一时间处理
联系方式：
Email ：tiegen123@126.com
QQ ：2833104067
QQ交流群：298095983（FPGA&硬件学习交流群）
个人博客：http://www.raymontec.com/
其他博客：http://www.cnblogs.com/raymon-tec
由于作者水平有限，文中难免有疏漏或常识性错误，劳烦各位尽情指出。
欢迎大家一同讨论技术，交流设计过程中的经验，共同进步，共同学习。
//===============================================================
****************************************************************/
来源：https://www.cnblogs.com/raymon-tec/p/6524627.html