【教程】史上最详细的调试工具SingalTap使用教程
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明德扬设计的工程经常使用到Quartus Ⅱ软件，其中常用的调试工具就是SignalTap。当代码经过仿真没有问题，但加载到FPGA电路板后，发现功能不正确时，我们就可以用signalTap工具进行分析，它的作用就类似于一个数字逻辑分析仪。今天就给大家分享SignalTap的使用教程。
一、打开SignalTap工具
打开Quartus后，在菜单栏中，选择“Tools”->”SignalTal II Logic Analyzer”，就可以打开SignalTap工具。如下图：
二，使用SignalTap调试设置步骤
界面示意图如下所示，其中有对应的标号，其解释如下：
◆ 1—4为基本的软硬件配置：
1为下载线选择；
2为硬件检测（识别相关的FPGA设备）；
3工程配置文件选择（sof文件）；
4加载sof文件（1-3均完成后即可加载文件）。
◆ 5为采样时钟设置：选择采样时钟，采样时钟要根据具体需要进行设置, 可以为模块的工作时钟，也可以为内部信号；
◆ 6为采样深度设置：采样深度并非越大越好，要根据分析需求进行合理设置；
◆ 7为触发位置选择：包括前段触发、中间触发、后端触发三种方式，以触发点为参考，触发位置不同，我们能得到不同时间段的信号值。
◆ 8—9为信号设置：包括添加信号，设置信号触发条件等。在8中空白处双击即可添加信号界面，根据需要添加工程中的相应信号，添加信号后即可设置其触发条件。
◆ 10为资源使用情况指示：如果资源多于FPGA本身的资源，综合时会报错，无法进行分析。
◆ 11为运行操作按钮：开始运行后，待触发条件满足后会显示波形。
三，选择采样时钟
1、SIGNALTAP的采样时钟，不一定是时钟信号，可以是其他任意的信号。总之，SIGNALTAP会在采样时钟的上升沿去捕捉信号的值，如果没有上升沿，则会一直等待。例如下图所示，就是以按键信号key【0】为采样时钟。在key【0】由0变1时，就会采样一个值。
2、若该工程使用到几个模块，并且每个模块的时钟不一定相同，则我们选择采样时钟时，要根据我们要测试的信号所在的模块的时钟是什么。
四，选择触发条件的次数
下图所示，通过设置segmented，可以检查满足触发条件的次数。例如，发现按键有时候失灵的情况，为了定位此问题，我想检查按键按下的次数，是否与捕捉到信号次数一致。
其主要设置为：
- 把segmented设置为32；
- 把捕捉到信号key_vld拉到显示窗口，该信号为1表示捕捉到一个按键；
- 设置触发条件为：key_vld的上升沿；
- 按下run键，等待触发条件满足；
- 按下按键4次；
- 按停止捕捉键 。
五，信号的触发条件
1、如下图所示，6种触发条件的含义如下：
don’t care：表示不关心，也即任意，此信号的值不影响触发条件；
Low ：低电平触发；
Falling Edge：下降沿触发；
Rising Edge：上升沿触发；
High：高电平触发；
Either Edge：双沿触发，即有变化时触发。
2、假设取上升沿触发，并对key_col也做触发条件的设置如下：
此时的触发条件含义为：当rst_n为上升沿并且key_col全为高时触发。
注意，这里多触发条件之间默认的是“与”的关系，很多人会误认为是“或”的关系。
来源：CSDN
作者：MDYFPGA
链接：https://blog.csdn.net/MDYFPGA/article/details/103613586