在操作UVM寄存器模型时，模型中mirror值是如何更新的呢，在RAL机制中，有两种方式可以实现mirror值得更新。
（1）自动预测：所有的后门访问均是自动预测，对于前门访问，需要在map中进行设置
map.set_auto_predict(1);
这个时候，前门访问之后，会调用do_predict进行预测
（2）显示预测
自动预测有弊端，如果在系统中，一组寄存器除了可以总线驱动之外，也可以使用别的方式进行驱动，比如跳过寄存器模型，直接使用seq对reg进行操作或者其他总线来访问寄存器，这个时候自动预测是无法正确工作的，这个时候就需要使用显示预测。
显示预测核心类时候uvm_reg_predictor#(bus_transtion);
这个类是一个component类型
uvm_reg_predictor#(bus_transtion) predictor;
predictor=uvm_reg_predictor#(bus_transtion) ::type_id::create::("predictor",this);
predictor.map=blobk.map;
predictor.adapter=adapter;
monitor.uvm_analysis_port.connect(predictor.bus_in);
那么uvm_reg_predictor是怎么实现mirror值更新的呢。我们知道RAL模型中实现预测功能的核心函数是uvm_reg::do_predictor(*)；当monitor中的analysis_port调用write方法时，write方法内部会调用reg的do_predictor方法实现预测
来源：CSDN
作者：硅码农
链接：https://blog.csdn.net/liuwei848/article/details/103594296