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在一致性专题之cpu缓存一致性（一）中主要描述了缓存与内存的映射方式，该篇主要描述cache line的状态：
1、状态M表示该缓存行中数据有修改，并且与内存中的数据不一致；
2、状态E表示该缓存行中数据有修改，并且与内存中的数据一致；
3、状态S表示该缓存行中数据与内存中的数据一致，并且与其它内核中的cache line一致；
4、状态I表示该缓存行无效；
每个cache控制器除了监听自己cache的读写操作还监听其它cache的读写操作与状态，因此每个缓存行根据当前所处的状态与监听的动作进行状态转换，简称MESI一致性协议。读写操作具体可分成4种类型（LR-本内核读取本cache，LW-本内核写本cache，RR-其它内核读其对应的cache，RW-其它内核写其对应的cache）状态转换过程如下：
1、当数据所在cache line处于I状态并发生LR时，如果其它内核cache line中没有该数据则从内存加载，然后该cache line状态变成E；如果其它内核cache line中有该数据并处于状态M时，令其写入到内存后然后本内核从内存中加载，两个cache line都处于S状态；如果其它内核cache line中有该数据且已处于状态S或者E时，本cache line从内存中加载然后都变成S状态。
当数据所在cache line处于I状态并发生LW时，先从内存加载数据然后在cache line中修改，状态变成M；如果其它内核cache line中有该数据，且状态为M时先令其更新到内存然后状态置为I；如果其它内核cache line中有该数据，且状态为E时将状态置为无效I。而本内核的cache line状态一直是M。
当数据所在cache line处于I状态并监听到RR和RW时不会作任何反应。
2、当数据所在cache line处于M状态并发生LR时，直接读取，状态不变。
发生LW时，直接写入，状态不变。
监听到RR时，数据会写入内存然后状态变成S。
监听到RW时，将数据写入内存便于其它内存读取最新数据，然后状态置无效I。
3、当数据所在cache line处于E状态并发生LR时，直接读取，状态不变。
发生LW时，直接写入，状态变成M。
监听到RR时，状态变成S。
监听到RW时，状态置无效I。
4、当数据所在cache line处于S状态并发生LR时，直接读取，状态不变。
发生LW时，修改cache line中的内容并将状态变成M，其余内核的cache line置无效状态I。
监听到RR时，状态不变。
监听到RW时，cache line置无效状态I。
来源：oschina
链接：https://my.oschina.net/u/1268334/blog/3067631