概述

下面以三人表决电路的verilog仿真来了解一下vivado软件的使用。

编写设计文件

首先可以在开始的界面通过create new project来新建工程，也可以通过file-->project-->new...来新建工程

点击next

然后给文件起个名字，见名知意最好

一开始我们不需要通过程序来添加源文件，所以这个勾可以勾上

相应器件默认选择就好

点击完成项目就新建成功了

在source面板中点击加号，如图右半部分可以新建三种文件，即约束文件、源（设计）文件、仿真文件，这里首先新建源文件即可。

点击create file对文件的名字、路径和语言进行设置，这里只设置设计文件的名字即可。

点击完成。

这里要我们设置设置文件的输入输出端口，我们可以在这设置，也可以在代码中自行编写。

在source面板中双击源文件即可查看其中代码，这里我已编写完成，按ctrl S保存，source文件中不出现错误文件，即表明代码编写无误

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module srbj(    input a,    input b,    input c,    output d    );    assign d=a&b|a&c|b&c;endmodule

错误示例：

点击左侧的RTL ANALYSIS可以生成相关的逻辑图，检查逻辑是否有问题

编写仿真文件

同理新建仿真文件，且无需设置输入输出端口

编写代码如下

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module srbjsimu;reg a,b,c;				//三个寄存器wire d;srbj sl(a,b,c,d);		//实例化三人表决源文件对象initialbegina=0;b=0;c=0;			//初始值为0endalways #10 {a,b,c}={a,b,c}+1;		//每延迟10，对abc进行加1，即在0-7之间循环endmodule

点击左侧RUN　Simulation查看仿真结果