芯片封装

转自： http://xnian.com/2009/07/1614.html 封装大致经过了如下发展进程： 结构方面：DIP封装(70年代)->SMT工艺(80年代 LCCC/PLCC/SOP/QFP)->BGA封装(90年代)->面向未来的工艺(CSP/MCM) 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装 一．TO 晶体管外形封装 TO（Transistor Out-line）的中文意思是“晶体管外形”。这是早期的封装规格，例如TO-92，TO-92L，TO-220，TO-252等等都是插入式封装设计。近年来表面贴装市场需求量增大，TO封装也进展到表面贴装式封装。 TO252和TO263就是表面贴装封装。其中TO-252又称之为D-PAK，TO-263又称之为D2PAK。 D- PAK封装的MOSFET有3个电极，栅极（G）、漏极（D）、源极（S）。其中漏极（D）的引脚被剪断不用，而是使用背面的散热板作漏极（D），直接焊 接在PCB上，一方面用于输出大电流，一方面通过PCB散热。所以PCB的D-PAK焊盘有三处，漏极（D）焊盘较大。 二． DIP 双列直插式封装 DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路

转自： http://xnian.com/2009/07/1614.html 封装大致经过了如下发展进程： 结构方面：DIP封装(70年代)->SMT工艺(80年代 LCCC/PLCC/SOP/QFP)->BGA封装(90年代)->面向未来的工艺(CSP/MCM) 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装 一．TO 晶体管外形封装 TO（Transistor Out-line）的中文意思是“晶体管外形”。这是早期的封装规格，例如TO-92，TO-92L，TO-220，TO-252等等都是插入式封装设计。近年来表面贴装市场需求量增大，TO封装也进展到表面贴装式封装。 TO252和TO263就是表面贴装封装。其中TO-252又称之为D-PAK，TO-263又称之为D2PAK。 D- PAK封装的MOSFET有3个电极，栅极（G）、漏极（D）、源极（S）。其中漏极（D）的引脚被剪断不用，而是使用背面的散热板作漏极（D），直接焊 接在PCB上，一方面用于输出大电流，一方面通过PCB散热。所以PCB的D-PAK焊盘有三处，漏极（D）焊盘较大。 二． DIP 双列直插式封装 DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路

1. 传统多芯片模块封装技术 Die 2 Die的通信是通过基板电路实现的，优点是可靠，缺点是集成的密度比较低。是一种非常原始的方式。 例子：amd Naples 的四个Chiplet之间的通信也是使用这种方式。 2. 使用硅中介层的封装技术 -2.5D封装 Silicon Interposer 起承上启下的作用 缺点是：增加了厚度，增加了成本，所有Die出去的型号都要通过TSV技术过孔原本不必要，增加了成本。 目前工业界大部分的单封装的处理器基本都是这种封装技术。 例子：某GPU， 左侧是计算引擎，右侧是堆叠的HBM内存，两者使用的是硅中介的方式互联。 3. EMIB Embedded Multi-Die Interconnect Bridge 嵌入式多芯片互联封装技术-intel专有的2.5D封装 取消了中介，只增加一种桥叫做Silicon Bridge； 优点是：没有中介层不增加封装厚度；Die2Die通信才走Bridge，其他的走封装基底，不需要TSV，降低了成本；Die2Die更近，速度更高，损耗更小； 例子：Intel的FPGA产品 Stratix使用了EMIB将自己的计算核心和内存芯片联系在一起。 4. Foveros封装技术，英特尔专用2019年才有概念。 为了应对AMD的核心暴增，在一个大芯片上集成多核难度越来越大，未来的趋势肯定是Chiplet互联的方式

http://hi.baidu.com/hieda/blog/item/b105e858ddaef1da9c820493.html 芯片封装：指把硅片上的电路管脚，用导线接引到外部接头处，以便与其它器件连接。 Chip Package: The housing that chips come in for plugging into (socket mount) or soldering onto (surface mount) the printed circuit board. Creating a mounting for a chip might seem trivial to the uninitiated, but chip packaging is a huge and complicated industry. The ability to provide more and more I/O interconnections to a die (bare chip) that is increasingly shrinking in size is an ever-present problem. In addition, the smaller size of the package contributes as much to the