Sdram控制器(一)
今天主要学习Sdram控制器框架设计 首先来看下整个控制器设计框图 如图1所示 (图1 FPGA内部程序框图) 接下来,分模块来看一下 1.1 时钟产生模块 1.11 实现方式 时钟的输入来源于外部晶振,时钟频率为25MHz,通过PLL产生数据源的时钟62.5MHz和sdram的工作时钟166MHz。另外还需要产生一个相移为180°的166MHz提供给下游芯片sdram,保证时钟在数据中间采 样。 1.12 参数设计 参数设计如图2所示 (图2 PLL参数设计) 1.13 接口设计 1.14 重点问题 Locked信号需要等锁相环锁定时钟后,输出的时钟才能有效,此PLL设计使用的是高有效的复位。 1.2 数据源产生模块 1.21 实现方式 数据源产生模块使用PLL倍频出来的 62.5MHz 时钟,产生数据格式如下: Addr[8:0] 0 1 2 … 2 53 2 54 2 55 Data[31:0] 0 1 2 … 2 53 2 54 s um 1.22 顶层设计 En表示什么时候产生数据,顶层结构如图3所示。 ( 图3 数据源产生模块顶层设计 ) 1.23 接口设计 1.24 重点问题 产生的数据是以256为一块,最后一个数是前面所有数据的累加和。 1.3 Rdm读写模块 该模块 XILINX 公司提供的使用简单双端口 RAM IP 核。 1.3.1 实现方式