时序电路

2019年3月21日 题目：时序电路实验 解释：时序电路的实现相对来讲较为简单，并没有什么特别的东西，唯一需要新学的就是如果用quartus画一张状态机图，并产生相应的vhdl文件。如图所示： 生成的vhdl文件如图所示： 题目：微程序控制器实验1 解释： 首先通过模拟器进行操作，模拟器的文件下载下来后如图所示： 其中HexEdit可执行程序是用来对user_prog文件进行查看后修改，查看之后的文件如图所示： 之后运行simple cpu emulator.exe可执行文件进行运行 start上面是我们的文件，start后开始运行，现在是初始状态，其中pc是计数器，op是指令代码，addr是当前微指令地址，nxt是下一微指令地址，ar是地址寄存器，dr1是暂存器1，dr2是暂存器2，r5是寄存器 初始状态 执行pc->ar,pc+1 执行ram->ir进行译码 执行pc->ar,pc+1 执行ram->ar 执行ram->r5 执行pc->ar,pc+1 执行ram->ir 执行pc->ar,pc+1 执行ram->ar 执行ram->dr2 执行r5->dr1 执行alu->r5 执行pc->ar,pc+1 执行ram->ir 执行pc->ar,pc+ 执行ram->ar 执行r5->ram 执行pc->ar,pc+1 执行ram->ir 执行pc->ar,pc+1 执行ram

　　前言 　　中断的概念属于硬件层。虽然我们在进行软件编程时不会直接使用中断，但理解它对我们来说依然重要。 　　我们在使用线程切换及状态管理、异常处理、硬件与处理器的交互、I/O操作等指令时，中断都在默默的为我们服务。 　　处理器基于硬件封装对外的指令集，底层语言封装指令集为我们提供更加简单的抽象，高级语言基于底层语言赋予程序更明确的语义。可以看到在这条关系链条中，下层的变动会牵一发而动全身影响上层。而上层想要提高效率，改变机制也必须得到下层的支持。 　　像 I/O 处理的不断演进，从占用CPU等待到通过中断阻塞等待到多路复用与异步，如果没有下层的支持上层是不可能实现的。而不了解下层的原理我们也很难真正理解一个机制的高效的原因。因此了解下层的原理对应用层工程师来说同样重要。 　　什么是中断 　　现代计算机具有多任务处理的能力，往往一台我们办公使用的普通计算机上都会同时运行着几十上百的任务（进程）。我们很难想象，我们点击一下鼠标，需要等待计算机的进程调度模块调度到鼠标处理任务后再给我们做出响应，这对我们来说是不可接受的。 　　现实是我们在点击鼠标或键盘时（正如我现在在做的事情），计算机会立即给我反馈处理结果，计算机与我们之间是在进行实时交互的。而实时性的实现便是依赖了中断，中断是为了顺应人们对实时性交互的需求而产生的技术。中断之所以有用，是因为它会立刻停下当前的程序（软件

1 异步计数器 异步二进制计数器的传输延迟： 截断序列的部分译码： 模10计数器。 产生从0（0000）~ 9（1001）的序列： 4位异步二进制计数器芯片结构： 2 同步计数器 时间戳计数器在电脑CPU中的应用： 4位同步二进制计数器： 4位同步十进制计数器（截断）： 3 同步计数器的设计 参考 数字电子技术（第十版）国外电子与通信教材系列 4 计数器应用 1 时钟电路 2 多路复用（并行转串行） 5 移位寄存器 1 串行输入 / 串行输出移位寄存器 2 串行输入 / 并行输出移位寄存器 3 异步串口通信 UART 来源： CSDN 作者： 小小刘木子 链接： https://blog.csdn.net/dingyc_ee/article/details/104312594

verilog语法学习心得 1.数字电路基础知识： 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计 2.数字系统的构成： 传感器 AD 数字处理器 DA 执行部件 3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令 4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理 5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑 6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计 7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言 计算机微体系结构 8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化 9.数字系统的实现方式： 编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM) 专用DSP硬件处理器 用FPGA硬件逻辑实现算法，但性能不如ASIC 用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长 10.FPGA设计方法： IP核重用、并行设计、层次化模块化设计、top-down思想 FPGA设计分工：前端逻辑设计、后端电路实现

触发器： (1)D锁存器 library ieee; use ieee.std_logic_1164.all; entity dff1 is port(clk:in std_logic; d:in std_logic; q:out std_logic ); end; architecture bhv of dff1 is signal q1:std_logic; process(clk) begin if clk'event and clk='1' then q1<=d; end if; q<=q1; end process; end bhv; 法2： library ieee; use ieee.std_logic_1164.all; entity test1 is port( clk,d:in bit; q:out bit ); end; architecture bhv of test1 is begin process(clk,d) begin if rising_edge(clk) then q<=d; end if; end process; end bhv; 来源： https://www.cnblogs.com/lhkhhk/p/11827370.html

1 概述 2 状态机的描述方法 3 FSM的状态编码 4 FSM的Verilog HDL 设计的基本准则及有限状态机设计的一般步骤 　基本准则 　一般步骤 5 设计举例 51一段式one alwaysFSM 52 三段式three-alwaysFSM 53 总结 1.1 概述 　　有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。有限状态机的状态(即由寄存器组的1和0的组合状态所构成的有限个状态)只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。 　　有限状态机的下一个状态不但取决于各个输入值，还取决于当前所在状态。这里指的是米里Mealy型有限状态机，而莫尔Moore型有限状态机的下一个状态只决于当前状态。 　 图 1　　Mealy型状态转移图 1.2 状态机的描述方法 　　状态机的描述方法多种多样，将整个状态机写到１个always 模块里，在该模块中既描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是使用两个always 模块，其中一个always 模块采用同步时序的方式描述状态转移，而另一个模块采用组合逻辑的方式判断状态转移条件，描述状态转移规律，这种写法被称为两段式FSM 描述方法；还有一种写法是在两段式描述方法的基础上发展而来的，这种写法使用3 个always模块，一个always 模块采用同步时序的方式描述状态转移

FPGA面试题——网上资料整理 2019-08-23 21:22:30 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 〔补充〕： 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间

http://hi.baidu.com/hieda/blog/item/627e9fdd2526e0ec76c638e3.html Synopsys工具简介 〓 LEDA 　　LEDA?是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力 〓 VCSTM 　　VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。 〓 SciroccoTM 　　Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具

http://blog.ednchina.com/codeman/200831/message.aspx （1）浅淡逻辑设计的学习 　　学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不可能有的话，接下来的内容你就没有必要再看了，花的时间再多也只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正入门，最好要多做几个项目（这三年大大小小的项目我做有七八个），总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的逻辑设计差异比较大：前者主要是控制型的，会涉及到状态机等控制逻辑；后者主要是计算型的，难点主要在对符号、浮点数转定点数、位宽等方面的处理上。 第二要有好的师父。这里说的好的师父并不是指画原理图画了几十年的老师傅，而是指曾在专业IC公司做过一段时间的人，好的专业IC公司可以接触国内外最新的设计思想，在他们的帮助下，起点就可以比其他人高不少，更重要的是你可以学习逻辑设计思想性的东西！如果你的师傅经常跟你说画原理图的好处，你还是重新找过师父算了--用原理图设计是一种很落后的方式，即使他们可能会说可以系统级设计（专业的IC设计公司系统级设计绝对是由方案保证的，而不会靠原理图这鬼东西）更为清淅。 第三要看一些好的资料。RTL级的书中《Verilog 硬件描述语言》、EDA先锋写的那几本书都还可以,还有不得不提的是cliff的一些paper( www

http://www.cnblogs.com/jyaray/archive/2011/04/26/2029856.html 　　 验证的主要目的：就是检查时间模型是否满足时间要求，是否实现了时间所需的功能。对于集成电路来说，具体就是在时间需求规定的激励下，电路是否产生了符合功能要求的输出；以及在设计需求规定的条件下，电路是否完成正常的功能。 以RTL级设计为仿真对象的 前仿真 ，主要是验证电路的逻辑功能，信号的跳变是瞬时完成的，因此只能在功能上证明设计的正确性，而无法证明在实际电路中逻辑功能仍然正确。 门级仿真 是对RTL代码综合并布局布线后生成的门级网表进行时序仿真，是引入了逻辑延时时间的仿真。在后仿真阶段，仿真的过程中引入了线上和门级的延时，重点是验证在引入了实际时延之后系统功能是否正确，以避免因时延问题而导致系统时序功能的错误。 我们知道，当RTL级功能仿真或FPGA验证结束之后，传统的IC设计流程需要完成以下几次门级仿真：综合之后的门级仿真、DFT之后的门级仿真、布局布线之后的门级仿真等。如果设计很大或者电路很复杂，往往需要庞大的测试向量来验证设计的功能及时序是否正确，这就使得我们花费在门级仿真的时间会随着电路规模的增大而直线上升。 那么，可不可以用形式验证(Formal Verification)和静态时序分析（Static Timing Analysis