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【推荐】2019 Java 开发者跳槽指南.pdf(吐血整理) >>> 近几年来，随着移动互联网、物联网的迅猛发展，嵌入式技术日渐普及，在通讯、网络、工控、医疗、电子等领域发挥着越来越重要的作用;随着嵌入式技术及相关产品不断渗透到人们日常生活，大大小小公司对于嵌入式开发人才招聘需求猛增。 介绍嵌入式开发职业发展方向之前，先了解一下嵌入式设备的本质。嵌入式设备的本质就是一台专用的、微型计算机，所以就像计算机一样由三个层次的东西组成： 1)硬件，包括cpu(如ARM)、存储(如flash)、I/O(显示模块、通讯模块、视音频模块、I/O控制电路等)。 2)系统级软件，主要是操作系统也就是OS，以及I/O软件如LCD、蓝牙、wifi、CDMA、声音等子系统。 3)应用软件，如基于linux的应用开发，基于Android的应用开发，基于iOS的应用开发等。 事实上，所有带有数字接口的设备，大到飞机火箭，小到手机，电脑，甚至组成普通PC终端设备的键盘、鼠标、硬盘，目前市场上各种智能硬件产品等都使用嵌入式系统。嵌入式系统是将先进的计算机技术、半导体技术和电子技术和各个行业的具体应用相结合后的产物。嵌入式系统无疑是当前最热门最有发展前途的 IT应用领域之一。 嵌入式开发的发展方向有很多，门槛高低不一样。下面主要介绍四大职业发展方向： ARM + Linux/Android开发 据统计，全世界99

主要内容： 　　基于标准单元的ASIC设计流程 　　数字前端设计 　　数字后端设计 　　 基于Standcell的ASIC设计流程 前端设计流程 　　 怎样保证网表的正确性？ 　　1.动态仿真--时间长且覆盖率相对较低 　　2.形式验证+静态仿真。仿真时间短，覆盖率高 综合流程 　　 　　Library_objects:　　　　 　　　　target_librara:工艺库--是综合后电路网表最终映射到的库 　　　　link_library:链接库--设置模块或单元电路的引用 　　　　symbol_library：符号库--定义了单元电路显示的库 　　　　synthetic_library:综合库 　　Difine design environment: 　　Define design constrains:定义设计约束 　　　　定义规则约束 　　　　定义优化约束 在ASIC流程中对于电路进行任何修改过后都应该使用STA工具检查时序。 延时计算： 静态时序分析检查了电路时序上是否满足要求，而形式验证检查了电路功能的正确性。形式验证的本质是一个比较器，其功能就是比较两个电路功能是否完全一致。由于在综合过程中电路节点名称可能改变，因此可以使用形式验证工具找到RTL代码中节点在网表中对应的节点。 数字后端设计流程 　　APR（自动布局布线）工具Synopsys的ASTRO 　

原文参考：http://www.cnblogs.com/jyaray/archive/2011/05/11/2043091.html 参数化的全局定义 全局定义会给书写和仿真带来很大方便，在编写testbench过程中，如果激励中有一些重复的事件，可以考虑将这些语句编写成一个task。比如： 1.Register相关位及其数值可以全局宏定义在reg_define.v中。 2.相关路径可以全局宏定义在define_board.v中。 3.系统重要变量的显示信息可以定义在display.v中。 4.与Register相关的比较任务和报错任务可以编写成task定义在reg_cmp.v中。 5.时钟周期参数的定义，一般局部定义，用parameter定义。 存取波形及相应变量的数据，使用`ifdef为全局定义使用 1.波形源头文件是VCD波形，但过于庞大，可用来做功耗分析。 1 $dumpfile(“wave.vcd”); //打开数据库 2 $dumpvars(1, top.u1); //scope = top.u1, depth = 1 3 //第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope. 4 $dumpvars; //depth = all scope = all 5 $dumpvars(0); //depth = all scope

http://hi.baidu.com/hieda/blog/item/627e9fdd2526e0ec76c638e3.html Synopsys工具简介 〓 LEDA 　　LEDA?是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力 〓 VCSTM 　　VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。 〓 SciroccoTM 　　Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具

http://hi.baidu.com/hieda/blog/item/1ab1d551cb6ab68c8d543067.html 常见的4种类型的公司需要IC设计人才 1.EDA公司 2.IC设计服务公司 3.IC设计公司 4.IDM或Fundry ================================================================================ 各种类型公司需要什么样的IC设计人才? 1. EDA公司需要的是熟悉IC设计的技术支持工程师,涵盖IC设计的所有方面,通常包括: 系统设计, 算法设计, 数字IC前端逻辑设计与验证, FPGA设计, 版图设计, 数字IC后端物理设计, 数字后端验证, 库开发, 甚至还有EDA软件的开发与测试, 但该类型的公司总体扩张不是很快,所以提供出来的职位较少.该类公司需要的工程师除了技术方面的要求之外,还要求要有较好的沟通能力.EDA公司通常不接受应届毕业生. 2. IC设计服务公司需要IC设计人才类型的是也是很全面,通常包括: 系统设计, 算法设计, 数字IC前端逻辑设计与验证, FPGA设计, 版图设计, 数字IC后端物理设计, 数字后端验证, 库开发, 系统测试工程师 软件或是嵌入式软件开发 由于IC设计公司与系统厂商的接口关系通常是以netlist为界面

http://www.cnasic.com/bbs/main.asp 　　现在，台湾的IC厂商大多已经有意进军大陆，大规模的招募行动即将展开。如果你羡慕IT金领的“钱途”和前途，请你在看完文章以后问一问自己：我可以像他们那样工作吗？ 　　对很多人来说，那简直不叫生活！ 　　但是，这就是生活——一个群体的共同生活写照。 　　2002年4月 CHEERS杂志 　　台湾的IC设计产业早已经是全球第2大，仅次于美国。2001年，台湾IC设计业预估创造出1,390亿台币的产值，成长率为20.7％。在国际上，这群IC设计工程师，创造出台湾的竞争力；在台湾，他们陆续创造出新的“脑力致富”典范。联发、威盛的高股价，让人们把“在IC设计公司上班”和“科技新贵”划上等号。他们的工作与生活令人好奇。 　　新店，威盛电子。 　　星期五晚上10点，一群威盛工程师鱼贯而出，今天下班算早了，若不是上教育训练课，大家还会更晚走。一般人总误以为“IC设计工程师”就是亿万身价的“科技新贵”，却不知道，这不仅是天大的误解，而且，他们的工作与生活，因应IC设计业的产业特性，苦的让人难以想象。 　　总是在赶进度 　　赶进度，是不变的状态。“景气好的时候赶出货，景气不好，赶着抢先设计新产品，”一位园区IC设计公司说。 　　IC的产品生命周期短。只要有一颗IC大卖，后面就有一大堆竞争者抢着进来做；领先者如果不领先开发新的IC

　 http://blog.pfan.cn/378121200 　　1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真， 对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具 方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog） Cadence的工具也就是著名的Verilog-XL和NC Verilog 　　2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和 时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库 这一步的输出文件可以有多种格式，常用的有EDIF格式。 综合工具Synopsys的Design Compiler，Cadence的Ambit 　　3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上 这要看你是做单元库的还是全定制的。 全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor 单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出来以后就要进行extract,只知道用Avanti的Star