Cyclone

问题来源: fpga配置时的管脚状态 关于这个问题，好像网络上面有很多人问，但是eetop这个话题不多。大多数的回答是：配置的时候所有的管脚默认是Z态。这个说法到底对不对呢？ 下面我谈谈自己使用的几款新品的情况。项目背景：开关信号发射机。初始状态要求IO信号都是低电平，来自控制DSP的发射控制信号触发IO开关信号的产生。上电的时候不能有高电平，否则引起发射机状态不稳，会产生问题。 （1）VirtexII1000 设作IO的信号在上电配置的过程中用示波器测量时高电平，大约在90ms左右，和配置时间基本一致。在管脚配置栏设置 pull-down后，这个现象消失。未使用管脚没有这个现象。未使用管脚的处理是float。 （2）virtex5-xc5vsx50t 设作IO的信号在上电配置的过程中发现有和配置时间基本一致的一段大约在0.2V左右的凸起。基本可以认为是没有信号。管脚配置没有做特殊设置。 （3）EP3C25的fpga，在配置的时候，能够发现编程应用的IO脚和未使用的管脚都有大约300ms左右的(EPCS16)高电平。和配置时间完全一致。使用外接的下拉电阻6k左右下拉到1V左右，使用1k下拉到0.2V左右。 谈谈我的理解：无论altera还是xilinx的fpga，IO脚的基本结构都差不多，输出都是推拉mos管，能够实现三态、可编程的上下拉电阻等等。在默认配置下

目标反射回波检测算法及其FPGA实现 之三： 平方、积分电路及算法的顶层FPGA实现 前段时间，接触了一个声呐目标反射回波检测的项目。声呐接收机要实现的核心功能是在含有大量噪声的反射回波中，识别出发射机发出的激励信号的回波。我会分几篇文章分享这个基于FPGA的回波识别算法的开发过程和原码，欢迎大家不吝赐教。以下原创内容欢迎网友转载，但请注明出处： https://www.cnblogs.com/helesheng 。 在本系列博文的第一篇中，根据仿真结果，我认为采用“反射回波和激励信号互相关”的结果来计算目标距离的方法具有较高性能和计算效率。在本系列的第二篇博文中，我在Cyclone系列的低成本FPGA中采用半并行的“双存储器式的卷积节”结构实现了数据的互相关/卷积/FIR滤波器计算。作为本系列的第三篇博文，我将实现互相关信号的平方和积分计算，并将所有算法在顶层文件中结合为一个整体。 从而通过寻找 的极值点所在位置来确定目标反射回波出现的时间点。 （1）式中的 是互相关算法部分，其FPGA实现已在前文中介绍过。根据前文定义的符号，将离散化后的互相关信号记为R[k]。进一步离散化后可将（1）改写为如下FPGA能够实现的形式： 一、平方电路的实现 使用Quartus-II中的MegaWizard配置平方计算电路，其结构如下图所示。 图1 平方电路配置 二、积分电路设计 根据（2）式

FPGA和外围接口-第一章 爱上FPGA 第 1 章 爱上 FPGA- 1.3.3 Intel FPGA 主流芯片命名规则 1.3.4 Xilinx FPGA 命名规则 这章在原计划中是没有的，网上关于 FPGA 的介绍不说有万篇，千篇文章是有的，所以这章简介部分会很简洁，但是对于 Xilinx 和 Intel 家的 FPGA 主流芯片选型指导和命名规则会详细介绍，因为这部分会是入门遇到的第一个问题。这章第二个问题会是资源的查找，一百篇文章所能遇到的问题都不一定会解决你所面临的问题，所以接下来会分享下网上常见的资源网站和论坛。在这里感谢网上各位大神和前辈的指导资料，在此一一谢过，本系列文章主要是以交流和学习为主，欢迎各位转载，转载请注明下出处，谢谢！ PS：阅读过程中，有什么问题或者建议可以在微信公众号：OpenFPGA 后台留言，一定悉心听取各位前辈和大佬的建议。 1.1.1 Intel FPGA 主流芯片命名规则 Intel 主流 FPGA 产品在 1.3.2 节已经介绍了，简单总结： Intel 的主流 FPGA 分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如 Cyclone ， CycloneII ；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如 Startix ， StratixII 等，用户可以根据自己实际应用要求进行选择

FPGA和外围接口-第一章 爱上FPGA 第 1 章 爱上 FPGA- 1.3.2 Intel FPGA 主流芯片选型 这章在原计划中是没有的，网上关于 FPGA 的介绍不说有万篇，千篇文章是有的，所以这章简介部分会很简洁，但是对于 Xilinx 和 Intel 家的 FPGA 主流芯片选型指导和命名规则会详细介绍，因为这部分会是入门遇到的第一个问题。这章第二个问题会是资源的查找，一百篇文章所能遇到的问题都不一定会解决你所面临的问题，所以接下来会分享下网上常见的资源网站和论坛。在这里感谢网上各位大神和前辈的指导资料，在此一一谢过，本系列文章主要是以交流和学习为主，欢迎各位转载，转载请注明下出处，谢谢！ PS：阅读过程中，有什么问题或者建议可以在微信公众号：OpenFPGA 后台留言，一定悉心听取各位前辈和大佬的建议。 1.3.2 Intel FPGA 主流芯片选型 下图一眼就能看出 Intel 厂家的 FPGA 和 CPLD 系列型号 图 1‑24 Intel 厂家的 FPGA 和 CPLD 系列型号 1 低成本 FPGACyclone Cyclone I 系列 FPGA Cyclone I 系列 FPGA 是目前市场上性价比最优且价格最低的 FPGA 。 Cyclone 器件具有为大批量价格敏感应用优化的功能集，这些应用市场包括消费类、工业类、汽车业、计算机和通信类。

FPGA和外围接口-第一章 爱上FPGA 第 1 章 爱上 FPGA 这章在原计划中是没有的，网上关于 FPGA 的介绍不说有万篇，千篇文章是有的，所以这章简介部分会很简洁，但是对于 Xilinx 和 Intel 家的 FPGA 主流芯片选型指导和命名规则会详细介绍，因为这部分会是入门遇到的第一个问题。这章第二个问题会是资源的查找，一百篇文章所能遇到的问题都不一定会解决你所面临的问题，所以接下来会分享下网上常见的资源网站和论坛。在这里感谢网上各位大神和前辈的指导资料，在此一一谢过，本系列文章主要是以交流和学习为主，欢迎各位转载，转载请注明下出处，谢谢！ PS：阅读过程中，有什么问题或者建议可以在微信公众号：OpenFPGA 后台留言，一定悉心听取各位前辈和大佬的建议。 1.1 FPGA 简介 什么是 FPGA ? FPGA 是 FieldProgrammable Gate Array 的缩写，即现场可编程门阵列，它是在 PAL 、 GAL 、 EPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ ASIC ）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA 采用了逻辑单元阵列 LCA （ Logic Cell Array ）这样一个新概念，内部包括可配置逻辑模块 CLB （ Configurable

Xilinx 7系列FPGA概览 文章目录 Xilinx 7系列FPGA概览 1.Xilinx的四个工艺级别 2.Virtex、Kintex、Artix和Spartan 3.7系列特点 4.7系列命名规则 5.7系列资源概括   2015年11月，Xilinx推出Spartan®-7 FPGA系列，新一代产品开始更新，之前两篇文章：   FPGA 主流芯片选型指导和命名规则（一）   FPGA 主流芯片选型指导和命名规则（二）   介绍的FPGA都是比较老的一代，最近才开始关注类似的新闻，这一篇主要介绍下 Xilinx 7系列FPGA。   参考：https://www.cnblogs.com/liujm8421/p/7822905.html https://blog.csdn.net/wordwarwordwar/article/details/52940079?locationNum=1&fps=1   没有文档下载了… 1.Xilinx的四个工艺级别    Xilinx目前主要产品有四个工艺等级，通常情况下，Xilinx的产品每个工艺都会有Spartan、Artix、Kintex和Virtex四个族，如下图所示。   其中45nm工艺的产品Spartan6在国内目前应用还是比较广的，可能因为Xilinx高端芯片对国内“🈲”，其余产品均已“下架”

目录 FPGA产生2FSK信号（1） 一、2FSK介绍 1、相干解调： 2、非相干解调 二、FPGA生成2FSK方法 1、正弦ROM表产生 （1）生成mif文件 （2）生成rom IP核并导入mif文件 （3）生成计数器 （4）计数器和rom整合 2、数字基带控制正弦ROM表 3、Modelsim仿真验证 开发环境： FPGA: cyclone iii 软件：quartus ii13.1+modelsim，matlab2016b 语言：Verilog HDL 一、2FSK介绍 FSK 是信息传输中使用得较早的一种调制方式，它的主要优点是：实现起来较容易，抗噪声与抗衰减的性能较好。国际电信联盟（ ITU ）建议在传输速率低于 1200b/s 时采用 2FSK 体制，其在中低速数据传输中得到了广泛的应用。所谓 FSK 就是用数字信号去调制载波的频率。 调制方法： 2FSK 可看作是两个不同载波频率的 ASK 已调信号之和。 解调方法：相干法和非相干法。 2FSK示意图 1 、相干解调： 相干解调 2 、非相干解调 过零检测 包络检波 二、FPGA生成2FSK方法 如图所示，2FSK产生的方案，利用基带信号控制DA的ROM表,从而实现FSK调试。 FPGA生成2FSK方案框图 1、正弦ROM表产生 下面详细讲解下如何生成ROM表。 正弦ROM表应该有这样的功能：输入时钟信号，输出幅度值

本文内容、开发板及配件仅限用于学校或科研院所开展科研实验! 温馨提示：“开源SDR实验室 ”是北京的。 本文主要对软件无线电（SDR）以及软件无线电平台LimeSDR进行简单地介绍。 目录 一、什么是软件无线电？ 二、软件无线电应用领域 三、LimeSDR简介 四、LimeSDR射频部分 五、LimeSDR其他连接部分 六、LimeSDR USB控制 七、LimeSDR FPGA 八、如何开始学习 九、配套软件 十、有用链接和联系方式 一、什么是软件无线电？ 维基百科对软件无线电的定义为：软件无线电(SDR)是一种无线电通信系统，通常在硬件(例如混频器、滤波器、放大器、调制器/解调器、检测器等)中实现的典型组件的功能由软件来实现。 事实上，SDR的含义远比一句话所能表达的要多，由于这项技术相对较新，世界各地的科学家仍在探索中。这项技术的关键内容点是软件和硬件均是灵活的，例如，硬件上可以是CPLD、FPGA或者ASIC，而功能上我们可以在基于这些硬件的情况下用软件来具体实现。 二、软件无线电应用领域 您可能会有疑问？ SDR是下一代的通信解决方案，但是到目前为止却从未听说过，已经有人在使用它了吗？答案是肯定的，全世界有数百万个软件无线电设备正在使用中，说不定您的客厅现就有一个！ 比如，家里的机顶盒就已经有其使用的背景了。机顶盒行业已经有这样的一个趋势了，即机顶盒中的调制解调器有被

目录 Intel FPGA 的Clock Region概念 Intel 不同系列FPGA 的Clock Region 1. Clock Region Assignments in Intel Stratix 10 Devices 2. Clock Region Assignments in Intel Agilex Devices 3. Clock Region Assignments in Intel Cyclone V SX Devices 3.1 Spine Clock Region 3.2 Periphery Clock Region 3.3 Quadrant Clock Region 3.4 Regional Clock Region 3.5 Global Clock Region Clock Region的用法 如何用？ Intel FPGA 的Clock Region概念 FPGA里面有着大量的逻辑资源，DSP，Memory，PLL，硬核IP，布线资源等。 我们可以用这些资源来实现我们的设计。当设计占用的资源过多时，布线资源将会变得拥塞，设计的Fmax将没那么容易提高。 本笔记将从 Clock Region这一小视角，来分析和理解硬件资源 许多大型FPGA提供了 专用的全局时钟网络，区域时钟网络，专用的快速区域时钟网络等

目录 1、原理图制图规范 2、电路设计 2.1、通用要求 2.2、逻辑器件应用 2.3、时钟设计 2.4、保护器件应用 2.5、可编程逻辑器件 2.6、电源设计 2.7、其他应用经验 3、可靠性设计 4、信号完整性/电源完整性设计 5、系统相关设计 6、可生产性设计 7、可生产性设计 7.1、JTAG 7.2、测试点 7.3、电路可测试性 7.4、系统可测试性 本博客将简述 中兴通讯股份有限公司在原理图设计中需要注意的一些事项，其中包含了中兴设计开发部积累的大量硬件开发知识和经验，可以作为学习使用。硬件工程师可以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验。 1、原理图制图规范 原理图制图规范如下表所示： 详细说明如下所示： 1、原理图必须使用公司统一原理图库 在原理图设计中，必须采用公司统一原理图库，以保证设计的一致性和打包后封装、料单等结果的一致性。不使用公司统一原理图库造成的连接、封装错误个人承担责任。 注意使 cds.lib 中的路径指向库服务器 eda-svr1 的路径。库服务器每天会和公司统一库服务器同步 2 次确保最新。 在改版设计中尤其要注意这个问题，因为打包时会将部分库备份到本地，可能造成本地库和公司库不一致。 对于历史遗留的未采用统一图库的设计，可以豁免此项检查。但是如果经历改版，必须将原理图库切换至公司统一库，以保证料单的正确性和后续的可维护性。