verilog代码格式化工具
[译]使用iStyle格式化Verilog代码 格式化 verilog 代码风格 发布于 2019-08-09 对博客平台有些失望,转语雀只当留档用了。 原文: Verilogでコード整形 安装 iStyle可以从GitHub上clone、make自行编译出可执行文件,也可以直接下载已编译好的可执行文件。这里都给出来。 Github https://github.com/thomasruss... 可执行文件 https://github.com/HayasiKei/... 格式化选项 以下是一些格式化时常用的选项及效果示例。 待格式化代码 reg [ 3 : 0 ] cnt; always @(posedge clk or posedge rst) begin if (rst) begin cnt<= 4 'h0; end else begin cnt<=cnt+ 4 'h1; end end --style ANSI style ./iStyle --style=ansi test.v reg [ 3 : 0 ] cnt; always @(posedge clk or posedge rst) begin if (rst) begin cnt<= 4 'h0; end else begin cnt<=cnt+ 4 'h1; end end Kernighan&Ritchie