首页
话题
动态
专家
文章
作者
公告
更多
积分规则
登录 或 注册
首页
话题
动态
专家
文章
作者
公告
积分规则
发表新帖
发表新帖
Is it possible to compare 2 std logic vectors in VHDL
前端
未结
关注
0
772
挽巷
2021-01-21 02:42
Don\'t you know how to get the index from a vector of variable\'1\'? Like you have std_logic_vector(5 downto 0) which is = "00110", but you don\'t know the posit
相关标签:
回答
消灭零回复
验证码
看不清?
提交回复
热议问题