用create_clock 指令 对输入时钟进行约束，下面的7-8是对一个输入的时钟作约束
-phase 生成时钟相位偏移值
outclk_0 是125M，outclk_1是 25M，outclk_2 是2.5M，outclk_3 是50M
PLL为了生成输出的4个时钟，先产生了一个500Mhz的临时时钟，名称为pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0]，后面输出的时钟都是以这个时钟作为源进行分频的。
gen_pins 指该模块输出500Mhz时钟的管脚名称为pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0]
gen_pins 指该模块输出500Mhz时钟的管脚名称为pll_inst|pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk
line172-176输出125Mhz时钟，名为 clk_25M_0deg
line178-182输出2.5Mhz时钟，名为 clk_2_5M_0deg
line184-188输出50Mhz时钟，名为 mm_clk
我是先在sdc里输入 derive_pll_clocks 这条指令 进行全编译，编译后在 编译报告里的Timequest ->clocks里就有对应的名称了。然后在进行上面的约束，就行了。
而用derive_pll_clocks 生成的时钟名称是固定的 是PLL模块输出管脚的名称
对时钟的uncertainty 进行约束，时钟的uncertainty指的是时钟的jitter抖动和skew偏斜。 用derive_clock_uncertainty，静态时序分析工具会自动地去计算时钟的uncertainty，而不用手动去添加。
